JPH0338613B2 - - Google Patents
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- Publication number
- JPH0338613B2 JPH0338613B2 JP56154140A JP15414081A JPH0338613B2 JP H0338613 B2 JPH0338613 B2 JP H0338613B2 JP 56154140 A JP56154140 A JP 56154140A JP 15414081 A JP15414081 A JP 15414081A JP H0338613 B2 JPH0338613 B2 JP H0338613B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- micro
- main memory
- cycle
- order
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 5
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 101000709025 Homo sapiens Rho-related BTB domain-containing protein 2 Proteins 0.000 description 1
- 102100032658 Rho-related BTB domain-containing protein 2 Human genes 0.000 description 1
- 101150047356 dec-1 gene Proteins 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Description
【発明の詳細な説明】
本発明は中央処理装置に対し主記憶の境界にま
たがらない場合でも、またがる場合でも、マイク
ロプログラムでは意識することなくアクセス可能
のように制御するマイクロプログラム制御の中央
処理装置に関する。
たがらない場合でも、またがる場合でも、マイク
ロプログラムでは意識することなくアクセス可能
のように制御するマイクロプログラム制御の中央
処理装置に関する。
本明細書において使用するマイクロプログラム
などの用語は、公知のようにそれぞれ下記の内容
を意味している。
などの用語は、公知のようにそれぞれ下記の内容
を意味している。
コンピユータの機械語命令を実行するために必
要な処理手順を、ハードウエアで実行される基本
動作、つまりマイクロ動作の連続的な流れとして
実現する処理方式をマイクロプログラム制御方式
という。
要な処理手順を、ハードウエアで実行される基本
動作、つまりマイクロ動作の連続的な流れとして
実現する処理方式をマイクロプログラム制御方式
という。
同時に実行される一つ以上のマイクロ動作の組
をマイクロステツプ、 マイクロステツプを指定する情報をマイクロ命
令、 機械語実行のための一連のマイクロ命令の組を
マイクロプログラム、という。
をマイクロステツプ、 マイクロステツプを指定する情報をマイクロ命
令、 機械語実行のための一連のマイクロ命令の組を
マイクロプログラム、という。
このときマイクロ命令の各ビツトはハードウエ
アを駆動する所要の信号に対応している。複数の
処理動作を指示する命令が水平方向に展開してい
る命令形式があつて、それを水平型マイクロ命令
と呼んでいる。そして複数の処理それぞれは、マ
イクロオーダと呼ばれ、前述のマイクロステツプ
と同義である。
アを駆動する所要の信号に対応している。複数の
処理動作を指示する命令が水平方向に展開してい
る命令形式があつて、それを水平型マイクロ命令
と呼んでいる。そして複数の処理それぞれは、マ
イクロオーダと呼ばれ、前述のマイクロステツプ
と同義である。
従来のマイクロプログラムにより制御される中
央処理装置では、主記憶からデータをレジスタＡ
に読出す処理と、レジスタＢにレジスタＡのデー
タを格納する処理を同時に実行するマイクロプロ
グラムで制御する場合に、そのマイクロプログラ
ムが２サイクル動作を要することが生じる。マイ
クロプログラムにより境界との関係をチエツクし
て、若し２サイクルの動作を要することが判る
と、２サイクル目の動作のためのマイクロプログ
ラムに分岐することが必要であつた。そのため当
初のマイクロプログラム作成のとき、２サイクル
必要であることを意識すること、つまり２サイク
ルか否かを判定するステツプ及び２サイクル目用
プログラムルーチンが必要であつて、ステツプ数
が増加したことにより制御記憶の記憶量の増加を
要し、装置の性能の低下が起こつた。
央処理装置では、主記憶からデータをレジスタＡ
に読出す処理と、レジスタＢにレジスタＡのデー
タを格納する処理を同時に実行するマイクロプロ
グラムで制御する場合に、そのマイクロプログラ
ムが２サイクル動作を要することが生じる。マイ
クロプログラムにより境界との関係をチエツクし
て、若し２サイクルの動作を要することが判る
と、２サイクル目の動作のためのマイクロプログ
ラムに分岐することが必要であつた。そのため当
初のマイクロプログラム作成のとき、２サイクル
必要であることを意識すること、つまり２サイク
ルか否かを判定するステツプ及び２サイクル目用
プログラムルーチンが必要であつて、ステツプ数
が増加したことにより制御記憶の記憶量の増加を
要し、装置の性能の低下が起こつた。
本発明の目的は、２サイクルの動作をさせる必
要があるとき、マイクロプログラムについては意
識した作成をすることなく、ハードウエアにより
２サイクルの順次動作を可能として中央処理装置
を提供することにある。
要があるとき、マイクロプログラムについては意
識した作成をすることなく、ハードウエアにより
２サイクルの順次動作を可能として中央処理装置
を提供することにある。
以下図面に示す本発明の実施例について説明す
る。第１図に示す構成図において、RG−Ａ，
RG−Ｂは各レジスタ、ALUは算術論理回路、
MSは主記憶、CSは制御記憶、MSADはメモリ
アドレスレジスタ、LGはオペランドの長さを貯
えるレジスタ、ACDはアクセス方向を示すレジ
スタ、MACは主記憶のアクセス制御回路、DEC
１，DEC２はそれぞれデコーダを示す。また
〜′は各セレクタを制御する信号、μ−OPRは
制御記憶CSから読出されたマイクロ命令を格納
するレジスタを示す。TGはタイミング信号発生
回路であつて、２サイクル処理のとき１サイクル
目のタイミング信号exlτと、２サイクル目のタイ
ミング信号ex2τを発生する。第２図に示す境界
BDにまたがる主記憶アクセスであることは、当
該マシン命令に対応するマイクロプログラムルー
チンの先頭のマイクロ命令によりアドレスレジス
タMSAD、レジスタLG、ACDがセツトされるの
で、そのとき明らかとなる。そのため制御回路
MACにて境界をまたがる場合を検出し、その結
果をデコーダDECに入力することにより、同一
のマイクロ命令であつても、境界をまたがる場合
と、またがらない場合とを区別してハードウエア
の制御信号EX１Ｔ，EX２Ｔを出力し、マイクロ
命令の１サイクル目の実行と、２サイクル目の実
行とを制御する。
る。第１図に示す構成図において、RG−Ａ，
RG−Ｂは各レジスタ、ALUは算術論理回路、
MSは主記憶、CSは制御記憶、MSADはメモリ
アドレスレジスタ、LGはオペランドの長さを貯
えるレジスタ、ACDはアクセス方向を示すレジ
スタ、MACは主記憶のアクセス制御回路、DEC
１，DEC２はそれぞれデコーダを示す。また
〜′は各セレクタを制御する信号、μ−OPRは
制御記憶CSから読出されたマイクロ命令を格納
するレジスタを示す。TGはタイミング信号発生
回路であつて、２サイクル処理のとき１サイクル
目のタイミング信号exlτと、２サイクル目のタイ
ミング信号ex2τを発生する。第２図に示す境界
BDにまたがる主記憶アクセスであることは、当
該マシン命令に対応するマイクロプログラムルー
チンの先頭のマイクロ命令によりアドレスレジス
タMSAD、レジスタLG、ACDがセツトされるの
で、そのとき明らかとなる。そのため制御回路
MACにて境界をまたがる場合を検出し、その結
果をデコーダDECに入力することにより、同一
のマイクロ命令であつても、境界をまたがる場合
と、またがらない場合とを区別してハードウエア
の制御信号EX１Ｔ，EX２Ｔを出力し、マイクロ
命令の１サイクル目の実行と、２サイクル目の実
行とを制御する。
以下、算術論理回路ALUの動作上、主記憶MS
への読み書きはレジスタRG−Ａを介して行い、
レジスタRG−Ｂへの転送もレジスタRG−Ａを
介して行う場合を例に説明する。なお、第３図、
第４図は本発明による２サイクル動作時の各レジ
スタRG−Ａ，RG−Ｂ及び主記憶MSの内容の状
態遷移を示す図である。
への読み書きはレジスタRG−Ａを介して行い、
レジスタRG−Ｂへの転送もレジスタRG−Ａを
介して行う場合を例に説明する。なお、第３図、
第４図は本発明による２サイクル動作時の各レジ
スタRG−Ａ，RG−Ｂ及び主記憶MSの内容の状
態遷移を示す図である。
(1) 主記憶読出しの場合
読出しマイクロ命令（第１のマイクロ命令とい
う）には少なくとも二つのマイクロオーダ・フイ
ールドがあり、マイクロオーダ１により （MS）→Ａ（主記憶MSの内容をレジスタRG−
Ａに格納すること） つまりメモリ読出しを行い、同時に並行してマ
イクロオーダ２により、 (A)→Ｂ（レジスタRG−Ａの内容を回路ALUを介
してレジスタRG−Ｂに格納すること） のデータ転送を行う。
う）には少なくとも二つのマイクロオーダ・フイ
ールドがあり、マイクロオーダ１により （MS）→Ａ（主記憶MSの内容をレジスタRG−
Ａに格納すること） つまりメモリ読出しを行い、同時に並行してマ
イクロオーダ２により、 (A)→Ｂ（レジスタRG−Ａの内容を回路ALUを介
してレジスタRG−Ｂに格納すること） のデータ転送を行う。
この読出しの場合〔マイクロオーダ２〕は第１
サイクル目（以下1τと略記する）でのみ実行され
るオーダである。
サイクル目（以下1τと略記する）でのみ実行され
るオーダである。
第３図に示すように、
1τ目に、タイミング信号ex１τと、レジスタ
μ−OPRの出力がデコーダDEC２に印加される。
そしてデコーダDEC２から信号′が出力さ
れ、信号はセレクタ１に、信号′はセレクタ
２に印加される。そのためセレクタ１の動作はレ
ジスタRG−Ａに主記憶MSからのデータを入力
させることで、セレクタ２の動作はレジスタRG
−ＡにあつたデータをALUを介してレジスタRG
−Ｂに対し入力させることである。この結果第３
図1τ目に示すように各レジスタにデータが書込ま
れる。これにより、前のサイクルでレジスタRG
−Ａにあつたデータを保存することが出来る。
μ−OPRの出力がデコーダDEC２に印加される。
そしてデコーダDEC２から信号′が出力さ
れ、信号はセレクタ１に、信号′はセレクタ
２に印加される。そのためセレクタ１の動作はレ
ジスタRG−Ａに主記憶MSからのデータを入力
させることで、セレクタ２の動作はレジスタRG
−ＡにあつたデータをALUを介してレジスタRG
−Ｂに対し入力させることである。この結果第３
図1τ目に示すように各レジスタにデータが書込ま
れる。これにより、前のサイクルでレジスタRG
−Ａにあつたデータを保存することが出来る。
2τ目の動作はタイミング信号ex２τと、レジ
スタμ−OPRの出力がデコーダDBC２に印加さ
れる。このときデコーダDEC２に印加されるレ
ジスタμ−OPRの出力は、前記1τ目におけるレ
ジスタμ−OPRの出力と同じである。制御記憶
CSからの読出しは通常１サイクル毎に行われて
いるが、この２サイクル動作の場合は、制御記憶
CSからの命令の読出しを抑止する必要が起こる。
そのため１サイクル目のタイミング信号ex１τ
を信号Ａとして制御記憶CSの読出し抑止に使用
する。デコーダDEC２の出力は、2τのとき信号
であつて、これはセレクタ１に印加され、主記
憶MSからのデータがレジスタRG−Ａに入力さ
れ、そのデータは第３図の2τ目に示す「34567」
である。なお、主記憶MSから読出されたデータ
は第２図に示すようになつているから、第３図に
示すように並び換える必要があり、それはセレク
タでシフトしたり、セレクタの前にシフタを付け
ることで実行される。なお主記憶MSから読取さ
れたときアライン回路でシフトすることでも良
い。
スタμ−OPRの出力がデコーダDBC２に印加さ
れる。このときデコーダDEC２に印加されるレ
ジスタμ−OPRの出力は、前記1τ目におけるレ
ジスタμ−OPRの出力と同じである。制御記憶
CSからの読出しは通常１サイクル毎に行われて
いるが、この２サイクル動作の場合は、制御記憶
CSからの命令の読出しを抑止する必要が起こる。
そのため１サイクル目のタイミング信号ex１τ
を信号Ａとして制御記憶CSの読出し抑止に使用
する。デコーダDEC２の出力は、2τのとき信号
であつて、これはセレクタ１に印加され、主記
憶MSからのデータがレジスタRG−Ａに入力さ
れ、そのデータは第３図の2τ目に示す「34567」
である。なお、主記憶MSから読出されたデータ
は第２図に示すようになつているから、第３図に
示すように並び換える必要があり、それはセレク
タでシフトしたり、セレクタの前にシフタを付け
ることで実行される。なお主記憶MSから読取さ
れたときアライン回路でシフトすることでも良
い。
(2) 主記憶書込みの場合
書込みマイクロ命令（第２のマイクロ命令とい
う）にも少なくとも２つのマイクロオーダ・フイ
ールドがあり、１サイクル目・２サイクル目にお
いて、前記読出しの場合と同様にタイミング信号
が出力され、マイクロオーダ１′により1τ目にお
ける動作は下記のようになる。即ち、 (A)→MS（レジスタRG−Ａの内容を主記憶MSに
書込むこと） 1τ目にはタイミング信号が出力され、信号
はセレクタ３に印加されて、第４図に示すレジス
タRG−Ａの内、A0〜A2を主記憶MSに書込む。
そして2τ目にはタイミング信号と′が出力さ
れる。
う）にも少なくとも２つのマイクロオーダ・フイ
ールドがあり、１サイクル目・２サイクル目にお
いて、前記読出しの場合と同様にタイミング信号
が出力され、マイクロオーダ１′により1τ目にお
ける動作は下記のようになる。即ち、 (A)→MS（レジスタRG−Ａの内容を主記憶MSに
書込むこと） 1τ目にはタイミング信号が出力され、信号
はセレクタ３に印加されて、第４図に示すレジス
タRG−Ａの内、A0〜A2を主記憶MSに書込む。
そして2τ目にはタイミング信号と′が出力さ
れる。
マイクロオーダ２′により
(B)→Ａ（レジスタRG−Ｂの内容をレジスタRG
−Ａにムーブすること） 即ち、信号′はセレクタ３に印加され、レジ
スタRG−Ａの内容A3〜A7を主記憶MSに転送す
る。同時に信号はセレクタ１に印加され、レジ
スタRG−Ｂのデータは回路ALUを介してレジス
タRG−Ａに書込む。
−Ａにムーブすること） 即ち、信号′はセレクタ３に印加され、レジ
スタRG−Ａの内容A3〜A7を主記憶MSに転送す
る。同時に信号はセレクタ１に印加され、レジ
スタRG−Ｂのデータは回路ALUを介してレジス
タRG−Ａに書込む。
この場合〔マイクロオーダ２′〕は2τ目で実行
されるオーダである。
されるオーダである。
以上の動作を整理すると、
1τ目・レジスタRG−Ａより３バイトのデータ
が、図示しない整列回路を介して主記憶MSにス
トアされる。
が、図示しない整列回路を介して主記憶MSにス
トアされる。
〔マイクロオーダ１′による〕
マイクロオーダ２′は実行されない。
2τ目、レジスタRG−Ａより５バイトのデータ
が主記憶MSにストアされる。
が主記憶MSにストアされる。
〔マイクロオーダ１′による〕
それと並行してレジスタRG−Ｂの内容がレジ
スタRG−Ａにムーブされる。
スタRG−Ａにムーブされる。
〔マイクロオーダ２′による〕
なお、境界をまたがない場合には、読出しの場
合も書込みの場合も、マイクロオーダ１とマイク
ロオーダ２は共に1τ目で並行して実行され、2τ目
の動作は存在しない。
合も書込みの場合も、マイクロオーダ１とマイク
ロオーダ２は共に1τ目で並行して実行され、2τ目
の動作は存在しない。
このようにして本発明によると、マイクロプロ
グラムが境界をまたがつて主記憶をアクセスする
ことを要する場合にも、プログラム作成者はそれ
を意識せずに作成しておき、ハードウエアの処理
により主記憶のアクセスがスムーズにできる。
グラムが境界をまたがつて主記憶をアクセスする
ことを要する場合にも、プログラム作成者はそれ
を意識せずに作成しておき、ハードウエアの処理
により主記憶のアクセスがスムーズにできる。
第１図は本発明の実施例の構成を示す図、第２
図は主記憶の説明図、第３図・第４図は本発明に
よるアクセス動作図を示す。 RG−Ａ，RG−Ｂ……レジスタ、ALU……算
術論理回路、MS……主記憶、CS……制御記憶、
DEC……デコーダ。
図は主記憶の説明図、第３図・第４図は本発明に
よるアクセス動作図を示す。 RG−Ａ，RG−Ｂ……レジスタ、ALU……算
術論理回路、MS……主記憶、CS……制御記憶、
DEC……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つのレジスタRG−Ａ，RG−
Ｂを備えたマイクロプログラム制御の中央処理装
置において、 主記憶から第１のレジスタRG−Ａへの読出し
を指示するマイクロオーダ１と、第１レジスタ
RG−Ａから第２レジスタRG−Ｂへの転送を指
示するマイクロオーダ２とを含む第１のマイクロ
命令と、 第１のレジスタRG−Ａから主記憶への書込み
を指示するマイクロオーダ１′と、第２レジスタ
RG−Ｂから第１レジスタRG−Ａへの転送を指
示するマイクロオーダ２′とを含む第２のマイク
ロ命令とを設け、 また、メモリアドレスとオペランド長とアクセ
ス方向とに基づいて、メモリアクセスが２回必要
な場合を検出する回路を設けると共に、 メモリアクセスが２回必要な場合には、 上記第１のマイクロ命令については、１サイク
ル目に上記マイクロオーダ１とマイクロオーダ２
とを同時に実行し、２サイクル目には上記マイク
ロオーダ１のみを実行するよう制御し、 上記第２のマイクロ命令については、１サイク
ル目に上記マイクロオーダ１′のみを実行し、２
サイクル目に上記マイクロオーダ１′とマイクロ
オーダ２′とを同時に実行するよう制御するデコ
ーダ回路を設けたこと を特徴とするマイクロプログラム制御の中央処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15414081A JPS5856037A (ja) | 1981-09-29 | 1981-09-29 | マイクロプログラム制御の中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15414081A JPS5856037A (ja) | 1981-09-29 | 1981-09-29 | マイクロプログラム制御の中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856037A JPS5856037A (ja) | 1983-04-02 |
| JPH0338613B2 true JPH0338613B2 (ja) | 1991-06-11 |
Family
ID=15577752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15414081A Granted JPS5856037A (ja) | 1981-09-29 | 1981-09-29 | マイクロプログラム制御の中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856037A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5263497B2 (ja) * | 2008-07-09 | 2013-08-14 | セイコーエプソン株式会社 | 信号処理プロセッサ及び半導体装置 |
| JP5263498B2 (ja) * | 2008-07-09 | 2013-08-14 | セイコーエプソン株式会社 | 信号処理プロセッサ及び半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632659A (en) * | 1979-08-27 | 1981-04-02 | Mitsubishi Electric Corp | Metal vapor discharge lamp |
-
1981
- 1981-09-29 JP JP15414081A patent/JPS5856037A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632659A (en) * | 1979-08-27 | 1981-04-02 | Mitsubishi Electric Corp | Metal vapor discharge lamp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856037A (ja) | 1983-04-02 |
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