JPS6218933B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、多層レベルマイクロプログラム処理
方式に関し、特に垂直型のマイクロ命令と水平型
のマイクロ命令を使用したものにおいて、水平型
のマイクロ命令を垂直型のマイクロ命令と並列的
に解読実行することができるようにした多層レベ
ルマイクロプログラム処理方式に関するものであ
る。

データ処理装置ではマイクロプログラム制御方
式がかなり使用されているが、これを大別して垂
直型のマイクロ命令と、水平型のマイクロ命令に
分けることができる。垂直型マイクロ命令は、マ
イクロ命令のワード長が短かくてすむので能率が
よくマイクロプログラムのステツプ数が少ない等
の長所があるものの、１機械語命令を実行するの
に複数ステツプ必要であるため速度が遅くなると
いう欠点があつた。また水平型マイクロ命令は同
時に複数の回路を動作させることができるので、
データを高速処理できるものの、１ワードのビツ
ト数が非常に大きいためにマイクロメモリの容量
が大きくなるということと、未使用のビツトが多
く利用効率があまりよくないという欠点がある。

それで、この欠点を改善するために、第１図に
示す如く垂直型のマイクロ命令と水平型のマイク
ロ命令とを組合せて使用したデータ処理装置が存
在する。即ち、インストラクシヨンレジスタ１−
０に記入された機械語命令のOPコードを直接あ
るいは修飾レジスタ２−０により修飾してマイク
ロ命令の格納されているコントロールストレイジ
CS３−０のアドレスを作り、このアドレスによ
りCS３−０をアクセスする。そしてこれにより
CSデータレジスタ４−０に読出されたマイクロ
命令のOPコードを更に下位のコントロールスト
レイジであるナノストア（Nano−Store、以下
NS）５−０のアドレスとして、これによりNS５
からNSデータレジスタ６−０に読出されたナノ
プログラムが実際のハード対応の制御信号として
使用され、これによりハードウエアの制御が行な
われるように構成されている。

しかしながらこの方式によれば、インストラク
シヨンレジスタ１−０に記入された機械語命令の
実行に際してCS３−０に対するアクセスとNS５
に対するアクセスを２回行なわなければならず、
しかも高速の処理を特別に実行したい場合でも、
CS３−０のマイクロプログラムを経由してNS５
−０をアクセスしなければならないので、データ
処理速度の向上をはかることができないという欠
点がある。

したがつて本発明はこのような欠点を改善して
マシン命令を解読実行するための命令コードにも
とづき第１のコントロールストレイジをアクセス
するとともに上記命令コードにもとづき水平型の
マイクロ命令の格納された第２のコントロールス
トレイジをアクセスするようにした多層レベルマ
イクロプログラム処理方式を提供することを目的
とするものであつて、そのために本発明における
多層レベルマイクロプログラム処理方式では、マ
イクロ命令が格納された第１のコントロールスト
レイジと水平型のマイクロ命令が格納され前記第
１のコントロールストレイジの下位のレベルの第
２のコントロールストレイジを有し、命令にもと
づきこれらの各コントロールストレイジをアクセ
スするようにした多層レベルマイクロプログラム
処理方式において、上記命令にもとづき上記第１
のコントロールストレイジをアクセスするための
第１アドレス制御手段と、上記第２のコントロー
ルストレイジをアクセスするための第２アドレス
制御手段を設けるとともに、上記第１のコントロ
ールストレイジをアクセスするときに同時に上記
第２のコントロールストレイジをアクセス可能に
したことを特徴とする。

以下本発明の一実施例を第２図および第３図に
もとづき説明する。

第２図は本発明の一実施例構成を示し、第３図
はその動作説明図である。

図中、１，２はそれぞれNo.１およびNo.０の命令
バツフア、３はマシンオペレーシヨンレジスタ
（MOPR）、４はROM、５はCSアドレスレジス
タ、５−１は＋１カウンタ、６はCS、７はコン
トロールレジスタ、８はCSブランチ制御部、９
はピコストレイジ（PS）、１０はPSアドレスレジ
スタ、１１はPSアドレスセーブレジスタ、１２
はPSデータレジスタ、１３はPSブランチ制御
部、１４はステータスレジスタである。

No.１の命令バツフア１には例えばメモリから命
令フエツチされた結果得られたデータ、例えば
「LOAD」命令が伝達されている。

MOPR３はメモリからフエツチされた機械語命
令がセツトされるものであり、そのOPコードは
ROM４のアドレスとなる。CSアドレスレジスタ
５はCS６に対するアドレスをセツトするもので
あり、ROM４から得られたアドレス、中央処理
装置のローカルストレイジから得られたアドレス
などがセツトされる。

CS６はマイクロ命令が格納されているもので
あり、その出力はコントロールレジスタ７にセツ
トされる。このCS６からの出力には、PS９に対
するアドレスとなるマイクロ・オペコードμ・
OPや、ローカルストレイジアドレス、外部レジ
スタアドレス、ALU制御信号等の制御情報、CS
６自体に対するネクストアドレス、マイクロブラ
ンチアドレスが出力され、マイクロブランチアド
レスにより制御されるCSブランチ制御部８の出
力信号により、CSアドレスレジスタ５にセツト
されるアドレスが、ROM４から伝達されるアド
レスか、ローカルストレイジから伝達されるアド
レスか、コントロールレジスタ７に出力されたネ
クストアドレスかあるいは＋１カウンタ５−１に
より＋１されたアドレスかを選択することができ
る。

PS９は上記MOPR３に記入されたOPを実行す
るに必要なマイクロ命令の一部が水平型の命令と
して記入されているものであつて、90ビツト程度
のビツト長の命令が格納されている。このPS９
はPSアドレスレジスタ１０あるいはコントロー
ルレジスタ７から伝達されるマイクロ・オペコー
ド（μ・OP）により指示されたアドレスがアク
セスされたとき、その出力をPSデータレジスタ
１２に出力する。このPSデータレジスタ１２の
出力には、一部ネクストPSアドレスが含まれて
いるものの、大部分はハードウエア制御信号であ
り、これにもとづきデータ処理装置の各部が制御
される。このPS９に対するアドレス情報として
は、上記μ・OPの外に、ステイタスレジスタ１
４から伝達されるもの、ローカルストレイジまた
は直結アダプタから伝達されるPSアドレス
（PSA）、上記MOPR３のOPコードにもとづくも
の、PSアドレスセーブレジスタ１１にセーブさ
れたアドレス等があるがそのうちのいずれにより
アクセスされるかということは、PSブランチ制
御回路１３から出力される制御信号により決定さ
れる。そしてこのPSブランチ制御回路１３は、
PSデータレジスタ１２の出力信号により制御さ
れるものである。

ステイタスレジスタ１４にはステイタス信号の
外に命令バツフア１，２の状態に応じた信号も伝
達されるものである。

以下第２図の動作について第３図を参照しつつ
説明する。

いま、第２図において、メモリからフエツチさ
れた機械語命令がNo.１の命令レジスタ１およびNo.
０の命令レジスタ２に伝達されており、No.０の命
令レジスタ２には「Load」命令が記入されてい
るものとする。そしてこのときコントロールレジ
スタ７にセツトされたＩフエツチと名付けられた
マイクロ命令によりMOPR３に上記「Load」命
令がセツトされる。同時にPS９に対しそのとき
のμ・OPによりアクセスして、上記MOPR３に
「Load」命令がセツトされるサイクルタイムの終
りに上記μ・OPによりアクセスされたピコ・プ
ログラムがPSデータレジスタ１２にセツトされ
る。このサイクルタイムまでが前のサイクルにな
る。次のサイクルタイムにてCSアドレスレジス
タ５は＋１カウンタ５−１により＋１される。

MOPR３にセツトされた「Load」命令はOPコ
ード部分がROM４のアドレスとなり、該OPコー
ドの修飾された制御情報およびOPコードに個有
の制御情報がROM４から出力される。また上記
OPコードは同時にPSアドレスレジスタ１０にも
セツトされ、ROM４の読出しと同時にPS９の読
出しが行なわれる。このときROM４の出力の一
部は上記「Load」命令に対応した処理ルーチン
の先頭アドレスとしてCSアドレスレジスタ５に
セツトされ、CS６の読出しが行なわれ、かくし
てCS６のマイクロプログラムが実行される。こ
のOPコード→ROM４→CSアドレスレジスタ５
→CS６→コントロールレジスタ７のアクセス
は、中央処理装置CPUのクロツクＮサイクルを
必要とするために、これと同時にOPコード→PS
アドレスレジスタ１０→PS９→PSデータレジス
タ１２のアクセスを行ない、CS６に格納された
マイクロプログラムが読出される前に、上記OP
コードに対応したハードウエア制御を行なう。こ
のためにマイクロプログラムで処理する前に、例
えばゼネラルレジスタDRのリード、ロジカルイ
ンストラクシヨンアドレス（LiA）およびインス
トラクシヨンレングスワード（iLc）による機械
語命令アドレス計算（LiA＋iLc）やベース
（B₂）とデイスプレスメント（D₂）によりオペラン
ドアドレス（B₂＋D₂）を算出してこれをメモリア
ドレスレジスタ（MSAR）にセツトして命令（機
械語命令）アドレスの更新等を高速に実行するこ
とができる。このようにして本発明によれば、
CS６からマイクロ命令が読出されるとともにそ
の実行に必要な多種制御が行なわれているので、
データ処理を非常に高速化することができる。

また、上記の如く、機械語命令の実行をCSと
PSに２層化した場合に、例えばPSでの処理の終
りにその処理終了を報告するマイクロエンド信号
μ・ENDがCSのコントロールレジスタに報告さ
れ、これがこのコントロールレジスタにセツトさ
れてから、CSアドレスレジスタにアドレスをセ
ツトし、CSから必要なデータがコントロールレ
ジスタに出力され、これにもとづきPSが走るこ
とになる。しかしこれでは、このμ・ENDが伝
送されてCSがアクセスされるアクセスタイムだ
け中央処理装置は待つことになり処理が遅くなる
ので、もしもPSのピコプログラムの終了の前に
あらかじめ次のCSアドレスを準備しておき、し
かもμ・ENDを例えば実際にピコプログラムの
終了するよりも少し早く送出してやれば、前の処
理が終了したあと次の処理が連続的に実行するこ
とが可能となる。

したがつてこのようなことを可能にするための
本発明の実施例を第４図および第５図にもとづき
説明する。

第４図ではその説明上あまり重要でない部分に
ついて第２図のものより一部省略している。

いま、コントロールレジスタ７にALUからの
ALUマイクロ命令がセツトされており、その
μ・OPでPS９がアクセスされてサイクルタイム
T₂の始めにPS９から読出されたピコプログラム
がPSデータレジスタ１２にセツトされる。それ
までは前の命令の制御を実行しているがこのサイ
クルタイムT₂からこのピコプログラムを実行す
る。これによりどのローカルストレイジLSにど
んなデータをセツトするとか、また各レジスタに
何をセツトするとか等の制御を行なう。この
ALUマイクロ命令はサイクルタイムT₄までPSR
の制御信号により行なわれ、サイクルタイムT₅
でALUサイクルは終了する。そしてサイクルタ
イムT₄で、次のサイクルタイムT₅において現在
実行している命令が終了することがわかつている
ので、この点でμ・ENDを発生し、コントロー
ルレジスタ７に次に実行すべきマイクロ命令を
CS６からセツトする。勿論この場合、前のサイ
クルタイムT₁において、μ・READを発生し
て、次にCS６から読出すべきデータのアドレス
をCSアドレスレジスタ５にセツトしておくもの
である。したがつてサイクルタイムT₄に発生し
た上記μ・ENDによりサイクルタイムT₅におい
てコントロールレジスタ７に、次に実行すべき
Nextマイクロ命令がセツトされる。そしてこの
Nextもマイクロ命令から読出されたアドレス情
報が、PSデータレジスタ１２より伝送された
μ・READによりCSアドレスレジスタ５にセツ
トされ、CS６を読出す。このようにしてピコプ
ログラムが実行している間にCS６から連続的に
マイクロ命令が読出されこれによりピコプログラ
ムも連続的に実行することができる。したがつて
中央処理装置がCSを読出す間待つということも
なく、高速処理することができる。

また第６図にブランチ・オン・ビツト命令が実
行されるときのタイムチヤートを示す。

コントロールレジスタ７にブランチ・オン・ビ
ツト・マイクロ命令がセツトされたときも、サイ
クルタイムT₂の先頭でピコプログラムがPSデー
タレジスタ１２にセツトされる。これによりこの
ブランチ・オン・ビツトにより指示されたローカ
ルストレイジをよみ、ブランチ条件に一致すれば
ブランチするし、不一致の場合にはブランチせず
に次の命令を実行する。

本来のマイクロ命令であれば、点線に示すよう
に、サイクルタイムT₂においてCSアドレスレジ
スタ５にセツトされるが、ブランチ・オン・ビツ
ト・マイクロ命令の場合は、ローカルストレイジ
から読出した特定ビツトのオン／オフによりブラ
ンチするか否かが決められるためにμ・READが
サイクルタイムT₃で出され、サイクルタイムT₆
でμ・ENDを出すことができる。

そしてCSアドレスレジスタ５にはブランチ条
件が成立した場合にはそのマイクロ命令に書かれ
てあるブランチアドレスがセツトされ、成立しな
い場合にはこのブランチ・オン・ビツト・マイク
ロ命令の次のアドレスがセツトされる。そして
CS６をアクセスしてコントロールレジスタ７に
これをセツトすることになる。

それ故、μ・READでCSアドレスレジスタに
アドレスがセツトされてからμ・ENDでCS６の
出力がコントロールレジスタ７にセツトされるの
で、もしもCSを取替えてアクセスタイムの別の
ものを使用するような場合でもこのμ・READお
よびμ・ENDの出すタイミングを変更すること
により、このアクセスタイムの異なるCSを使用
することが可能になる。

次に本発明の更に他の実施例を第７図および第
８図について説明する。

例えばデータ処理装置では通常の場合にはあま
り速く制御する必要はないが、ある条件の場合で
は非常に高速に制御を行なう必要がある。例えば
チヤネル機構を具備した中央処理装置において
は、入出力装置との間でデータ転送を行なう場合
にはあまり速く制御する必要はない。しかしなが
ら、CCWのチエンニングを行なう場合には、通
常データとデータの切れ目でこれを実行すること
が必要なためこの場合のみ非常に高速制御を行な
う必要がある。しかしながら通常CSを必要に応
じて高速で制御することはあまり行なわれていな
い。しかしながら本発明におけるPSはCSに対し
て３倍乃至４倍以上の高速で制御することが可能
なために、このような特定の条件の場合にのみ
PSで制御すればある条件下の場合にのみマイク
ロプログラムを高速で制御することができる。以
下第７図および第８図にもとづき詳細に説明す
る。

μ割込制御回路１９はマイクロ割込命令を制御
するものであり、優先度の非常に高いピコプログ
ラムへの割込を行なうサイクルスチール信号
CYSTや優先度のあまり高くないマイクロ命令の
みの割込みを行なうトランジヨンマイクロ命令の
如きプライオリテイリクエスト信号PRQが伝達
される。サイクルスチール信号は、特定のチヤネ
ルに対して非常に高速に制御することを求めるハ
ードワイヤードの信号である。第７図および第８
図に示す場合には、中央処理装置には、チヤネル
機能を有するフロントエンドFE０乃至FE８が設
けられている例について説明している。そしてこ
のマイクロ割込命令が伝達されているか否かは
μ・ENDのタイミングにより判別している。フ
ロントエンド番号発生回路１６は、CYSTあるい
はPRQを発信しているものが何番の機番のフロ
ントエンドであるかということを判別してこの機
番に対応したフロント番号信号を発生する。この
フロント番号信号はデコーダ１７に伝達されて、
フロントエンド選択信号FESELECTを発信す
る。各フロントエンドFE０乃至FE７には、上記
CYSTを発信したときの情報をセツトするPSア
ドレスレジスタPSA′が設けられており、これを
読出すことにより必要とするPS９のアドレスを
読出すことができる。ブランチ制御回路１８はブ
ランチ条件が発生したときそのステイタス信号が
伝達されるものである。

いま、フロントエンドFE１からCYSTが発生
されμ割込み制御回路１９に伝達されると第８図
のサイクルタイムT₁にて発生されたμ・ENDに
より、このμ割込み制御回路１９に伝達されてい
る割込み要求信号がCYST命令であることを知
り、サイクルタイムT₂でこれがハードワイヤド
セツト信号ＨμSETによりコントロールレジス
タ７にセツトされる。そしてそのOPコードによ
りPSデータレジスタ１２にピコプログラムがセ
ツトされ、またローカルレジスタLS１がアクセ
スされる。またサイクルタイムT₂においてフロ
ントエンド番号発生回路１６はこのCYSTがフロ
ントエンドFE１から出力されたCYST１である
ことを判別して、これをデコーダ１７に伝達す
る。これによりサイクルタイムT₃においてデコ
ーダ１７からフロントエンドFE１からの出力信
号ゲートをオンにするための制御信号FE
SELECT１を発生する。このときPSデータレジ
スタ１２から、各フロントエンドに設けられた
PSアドレスレジスタ（PSA′）からの出力信号が
伝送されるゲートをオンにする制御信号FE PSA
SETが発生され、このとき制御信号FE
SELECT１も発生されているのでフロントエン
ドFE１のPSA１に入力された信号がPSアドレス
レジスタ１０に伝達されサイクルタイムT₄にて
これがセツトされる。このようにして今度はPS
９に格納されたピコプログラムにより上記サイク
ルスチール信号CYST１に対応する高速制御を実
行することができる。

したがつてこのようにすればPSを使用して、
必要に応じ高速制御を実行することも簡単にでき
る。

以上説明したことを総合すれば、本発明では、
CSとPSを多段構成とするとともに、PSのピコプ
ログラムを実行中に次のマイクロ命令をオーバラ
ツプして実行できるのでデータ処理能力を向上す
ることができる。

【図面の簡単な説明】

第１図は従来の多層レベルマイクロプログラム
処理方式の構成を示し、第２図は本発明の第１実
施例構成、第３図はその動作説明図、第４図は本
発明の第２実施例構成、第５図および第６図はそ
の動作説明図、第７図は本発明の第３実施例構
成、第８図はその動作説明図である。 図中、１−０はインストラクシヨンレジスタ、
２−０は修飾レジスタ、３−０はCS、４−０は
CSデータレジスタ、５−０はNS、６−０はNSデ
ータレジスタ、１，２は命令バツフア、３は
MOPR、４はROM、５はCSアドレスレジスタ、
５−１は＋１カウンタ、６はCS、７はコントロ
ールレジスタ、８はCSブランチ制御部、９は
PS、１０はPSアドレスレジスタ、１１はPSアド
レスセーブレジスタ、１２はPSデータレジス
タ、１３はPSブランチ制御部、１４はステータ
スレジスタ、１５はデコーダ、１６はフロントエ
ンド番号発生回路、１７はデコーダ、１８はブラ
ンチ制御回路、１９はμ割込制御回路をそれぞれ
示す。

Claims (1)

1. 【特許請求の範囲】 １ マイクロ命令が格納された第１のコントロー
   ルストレイジと水平型のマイクロ命令が格納され
   前記第１のコントロールストレイジの下位のレベ
   ルの第２のコントロールストレイジを有し、命令
   にもとづきこれらの各コントロールストレイジを
   アクセスするようにした多層レベルマイクロプロ
   グラム処理方式において、上記命令にもとづき上
   記第１のコントロールストレイジをアクセスする
   ための第１アドレス制御手段と、上記第２のコン
   トロールストレイジをアクセスするための第２ア
   ドレス制御手段を設けるとともに、上記第１のコ
   ントロールストレイジをアクセスするときに同時
   に上記第２のコントロールストレイジをアクセス
   可能にしたことを特徴とする多層レベルマイクロ
   プログラム処理方式。 ２ 上記第２のコントロールストレイジからの信
   号により上記第１のコントロールストレイジのア
   ドレスをセツトするセツトタイミング手段と、上
   記第２のコントロールストレイジからの信号によ
   り上記第１のコントロールストレイジから読出し
   たデータをセツトするセツトタイミング手段を設
   けることにより、上記第１のコントロールストレ
   イジのサイクルと上記第２のコントロールストレ
   イジのサイクルを重複実行するようにしたことを
   特徴とする特許請求の範囲第１項記載の多層レベ
   ルマイクロプログラム処理方式。 ３ 上記第１のコントロールストレイジのマイク
   ロ命令に対する割り込み要求信号に応じて上記第
   ２のコントロールストレイジからのマイクロ命令
   のセツト信号により第２のコントロールストレイ
   ジをアクセスするための情報もしくは第２のコン
   トロールストレイジからのマイクロ命令を処理す
   るためのパラメータ情報を第１のコントロールレ
   ジスタにセツトすることを特徴とする特許請求の
   範囲第１項記載の多層レベルマイクロプログラム
   処理方式。