JPS5831451A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS5831451A JPS5831451A JP12822381A JP12822381A JPS5831451A JP S5831451 A JPS5831451 A JP S5831451A JP 12822381 A JP12822381 A JP 12822381A JP 12822381 A JP12822381 A JP 12822381A JP S5831451 A JPS5831451 A JP S5831451A
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- JP
- Japan
- Prior art keywords
- control
- memory
- microprogram
- output
- decoder
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、演算処理装置の制御用マイクロプログラム制
御装置特にマイクロプログラムの最初のステップを制御
することの可能なマイクロプログラム制御装置に関する
。
御装置特にマイクロプログラムの最初のステップを制御
することの可能なマイクロプログラム制御装置に関する
。
演算処理装置を制御するマイクロプログラム制御装置に
おいて２通常マイクロ命令は制御メモリに格納されてお
シ、順次読み出されて実行される。
おいて２通常マイクロ命令は制御メモリに格納されてお
シ、順次読み出されて実行される。
従来の技術では、マイクロ命令のオペレーションコード
に応答し、これをハードウェアでデコードして演算処理
装置の制御を行となっていた。ととろで、とのような制
御は、メモリデコーダの使用によって−・−ド量を低減
させ、デコードの機能に柔軟性をもたせることができる
。しかし乍ら、近年、クロックサイクルの高速化にとも
なって、メモリデコーダの出力によっては直接演算処理
装置を制御することができない。そこで、メモリデコー
ダの出力を、一旦レジスタで受け、このレジスタの出力
によシ演算処！装置の制御を行うようになった。そのた
めに、マイクログログラムの最初のステップの制御がで
きないという不都合を招くととにな゛った。
に応答し、これをハードウェアでデコードして演算処理
装置の制御を行となっていた。ととろで、とのような制
御は、メモリデコーダの使用によって−・−ド量を低減
させ、デコードの機能に柔軟性をもたせることができる
。しかし乍ら、近年、クロックサイクルの高速化にとも
なって、メモリデコーダの出力によっては直接演算処理
装置を制御することができない。そこで、メモリデコー
ダの出力を、一旦レジスタで受け、このレジスタの出力
によシ演算処！装置の制御を行うようになった。そのた
めに、マイクログログラムの最初のステップの制御がで
きないという不都合を招くととにな゛った。
本発明の目的は、演算処理装置に対し、マイクロプログ
ラムの最初のステ、グの制御を行なうための専用のメモ
リデコーダを設け、このメモリデコーダの出力と第２ス
テツプ以後の制御を行なうメモリデコーダの出力とを選
択することによって。
ラムの最初のステ、グの制御を行なうための専用のメモ
リデコーダを設け、このメモリデコーダの出力と第２ス
テツプ以後の制御を行なうメモリデコーダの出力とを選
択することによって。
上記従来の欠点を除去し、マイクロプログラムの最初の
ステップを容易に制御できるようにしたマイクロプログ
ラム制御装置を提供することにある。
ステップを容易に制御できるようにしたマイクロプログ
ラム制御装置を提供することにある。
本発明によれば、複数のマイクロ命令を格納し。
これらのマイクロ命令のうちからマイクログログラムの
最初のマイクロ命令およびそれに後続するマイクロ命令
を、それぞれ各マクロ命令のオ（レーションコードのデ
コード情報から得られるアドレスおよび別に設けられた
アドレス手段を介して得られるアドレスによって選択的
に読出すようにした制御メモリと、該制御メモリから読
出されたマイクロ命令をうける第１の制御レジスタと、
マイクロプログラムの最初のステップを制御する情報を
格納し、該情報を前記各マクロ命令のオペレーションコ
ートのデコード情報から得られるアドレスによって読出
すようにした第１のメモリデコーダと、マイクロプログ
ラムの第２ステ、ｆ以後の制御情報を格納し、該情報を
前記制御レジスタのマイクロ命令の一部から得られるア
ドレスによって読出すようにした第２のメモリデコーダ
と。
最初のマイクロ命令およびそれに後続するマイクロ命令
を、それぞれ各マクロ命令のオ（レーションコードのデ
コード情報から得られるアドレスおよび別に設けられた
アドレス手段を介して得られるアドレスによって選択的
に読出すようにした制御メモリと、該制御メモリから読
出されたマイクロ命令をうける第１の制御レジスタと、
マイクロプログラムの最初のステップを制御する情報を
格納し、該情報を前記各マクロ命令のオペレーションコ
ートのデコード情報から得られるアドレスによって読出
すようにした第１のメモリデコーダと、マイクロプログ
ラムの第２ステ、ｆ以後の制御情報を格納し、該情報を
前記制御レジスタのマイクロ命令の一部から得られるア
ドレスによって読出すようにした第２のメモリデコーダ
と。
前記第１のメモリデコーダの出力と前記第２のメモリデ
コーダの出力を選択する手段と、該選択手段によシ選択
された出力をうける第２の制御レジスタとを備え、該第
２の制御レジスタの出力と前記第１の制御レジスタから
のマイクロ命令とによりて演算処理装置を制御すること
を特徴としたマイクロプログラム制御装置が得られる。
コーダの出力を選択する手段と、該選択手段によシ選択
された出力をうける第２の制御レジスタとを備え、該第
２の制御レジスタの出力と前記第１の制御レジスタから
のマイクロ命令とによりて演算処理装置を制御すること
を特徴としたマイクロプログラム制御装置が得られる。
次に２本発明によるマイクロプログラム制御装置につい
て２図面を参照して詳細に説明する・第１図は本発明に
よる実施例の構成をブロック図により示したものである
。この図において、制御メモリ２は、第１制御メモリ２
１．第２制御メモリ２２．第１制御メモリ２１と第２制
御メモリ２２の出力を選択する選択回路２３．そして第
２制御メモリ２２のアドレス手段２４とによって構成さ
れる。このうち、第１制御メモリ２１にはマイクロプロ
グラムの最初のマイクロ命令が格納されておシ、各マク
ロ命令のオペレーションコート部１からのデコード情報
によってアドレスが与えられ、各マクロ命令に応答して
マイクロゾログラムの最初のマイクロ命令が実行される
。第２制御メモリ２°２には、第１制御メモリ２１のマ
イクロ命令に後続するマイクロ命令が格納されている。
て２図面を参照して詳細に説明する・第１図は本発明に
よる実施例の構成をブロック図により示したものである
。この図において、制御メモリ２は、第１制御メモリ２
１．第２制御メモリ２２．第１制御メモリ２１と第２制
御メモリ２２の出力を選択する選択回路２３．そして第
２制御メモリ２２のアドレス手段２４とによって構成さ
れる。このうち、第１制御メモリ２１にはマイクロプロ
グラムの最初のマイクロ命令が格納されておシ、各マク
ロ命令のオペレーションコート部１からのデコード情報
によってアドレスが与えられ、各マクロ命令に応答して
マイクロゾログラムの最初のマイクロ命令が実行される
。第２制御メモリ２°２には、第１制御メモリ２１のマ
イクロ命令に後続するマイクロ命令が格納されている。
アドレス手段２４は、制御レジスタ３の出力の一部、あ
るいは信号線ｔ１８，１１９を介し。
るいは信号線ｔ１８，１１９を介し。
加算器２４１にで加算された値を格納するレジスタ２４
ｂの出力のうち、ヤずれかを選択回路２４ｅで選択して
、第２制御メモリ２２のアドレスとしている。制御レジ
スタ３は選択回路２３壬選択され・た第１制御メモリ２
１．あるいは第２制御メモリ２２０マイクロ命令を受け
るレジスタである。
ｂの出力のうち、ヤずれかを選択回路２４ｅで選択して
、第２制御メモリ２２のアドレスとしている。制御レジ
スタ３は選択回路２３壬選択され・た第１制御メモリ２
１．あるいは第２制御メモリ２２０マイクロ命令を受け
るレジスタである。
第１メモリデコーダ４は、マイクロプログラムの最初の
ステップの制御を専用に行となう情報の格納されている
メモリを活用したデコーダであり。
ステップの制御を専用に行となう情報の格納されている
メモリを活用したデコーダであり。
各マクロ命令のオペレーションコート９のデコード情報
によシアドレスが与えられると、各マクロ命令に応答し
て演算処理装置８に対しマイクログログラムの最初のス
テップの制御を行う０第２メモリデコーダ５は、マイク
ロプログラムの第２ステ、ゾ以後の制御情報の格納され
ているメモリを活用したデコーダであり、制御レジスタ
３０マイクロ命令の一部からアドレスを与えられ、演算
処理装置８に対してマイクロプログラムの第２ステ。
によシアドレスが与えられると、各マクロ命令に応答し
て演算処理装置８に対しマイクログログラムの最初のス
テップの制御を行う０第２メモリデコーダ５は、マイク
ロプログラムの第２ステ、ゾ以後の制御情報の格納され
ているメモリを活用したデコーダであり、制御レジスタ
３０マイクロ命令の一部からアドレスを与えられ、演算
処理装置８に対してマイクロプログラムの第２ステ。
グ以後の制御を順次行なう。選択回路６は、演算処理装
置８に対して各マクロ命令に応答して実行されるマイ−
クロプログラムの最初のステップを制御するときは第１
メモリデコーダ４の出力を選択し、マイクロプログラム
の第２ステ、ゾ以後のステ、ゾを制御するときは第２メ
モリデコーダ５の出力を選択する・制御レジスタ７は２
選択回路６で選択された第１メモリデコーダ４の出力、
あるいは第２メモリデコーダ５の出力を受け、この出力
によって演算処理装置８の制御を行なう◎上記のように
構成された実施例の動作について。
置８に対して各マクロ命令に応答して実行されるマイ−
クロプログラムの最初のステップを制御するときは第１
メモリデコーダ４の出力を選択し、マイクロプログラム
の第２ステ、ゾ以後のステ、ゾを制御するときは第２メ
モリデコーダ５の出力を選択する・制御レジスタ７は２
選択回路６で選択された第１メモリデコーダ４の出力、
あるいは第２メモリデコーダ５の出力を受け、この出力
によって演算処理装置８の制御を行なう◎上記のように
構成された実施例の動作について。
第２図のタイムチャートを参照して以下に説明する。ま
ず、前マクロ命令に応答して実行されたマイクロプログ
ラムの最後のステップＥＯにおいて。
ず、前マクロ命令に応答して実行されたマイクロプログ
ラムの最後のステップＥＯにおいて。
次に実行されるマクロ命令のオにレーションコードのデ
コード情報によシ信号線１０１を介してアドレスが第１
制御メモリ２１に与えられると、ことから得られたマイ
クロ命令は信号線１０２２選択回路２３．および信号線
１０３を介して制御レジスタ３に、与えられる。それと
同時に、第１メモリデコーダ４には、実行されるマクロ
命令のオペレーションコードのデコード情報によシ信号
線１０４を介してアドレスが与えられ、そのデコード出
力は信号線１０５１選択回路６．および信号線１０６を
介して制御レジスタ７で受けられる。
コード情報によシ信号線１０１を介してアドレスが第１
制御メモリ２１に与えられると、ことから得られたマイ
クロ命令は信号線１０２２選択回路２３．および信号線
１０３を介して制御レジスタ３に、与えられる。それと
同時に、第１メモリデコーダ４には、実行されるマクロ
命令のオペレーションコードのデコード情報によシ信号
線１０４を介してアドレスが与えられ、そのデコード出
力は信号線１０５１選択回路６．および信号線１０６を
介して制御レジスタ７で受けられる。
このとき、演算処理装置８には、実行するマクロ命令の
オペレーションコードのデコード情報の一部とり第１メ
モリデコーダ４の１部の出力とがそれぞれ信号線１０７
および１０８を介して与えられ、これによってマイクロ
プログラムの最初のステップの動作準備のための制御が
行われる。
オペレーションコードのデコード情報の一部とり第１メ
モリデコーダ４の１部の出力とがそれぞれ信号線１０７
および１０８を介して与えられ、これによってマイクロ
プログラムの最初のステップの動作準備のための制御が
行われる。
マクロ命令に応答して実行されるマイクロプログラムの
最初のステップＥ工においては、制御レジスタの最初の
マイクロ命令の一部が信号線１０９を介して選択回路２
４ｃで選択され、信号線１１６によりアドレスとして第
２制御メモリ２２に与えられる。そして、第２制御メモ
リ２２から前マイクロ命令に後続するマイクロ命令が信
号線１１Ｏ２選択回路２３．および信号線１０３を介し
て制御レジスタ３に与えられる。それと同時にＰ制御レ
ジスタ３のマイクロ命令の一部により信号線１１１を介
してアドレスが第２メモリデコーダ５に与えられる＠そ
して、第２メモリデコーダ５の出力は信号線１１２２選
択回路６．および信号線１０６を介して制御レジスタ７
により受ケラれる。ｊ（７）とき、制御レジスタ７で受
けられた第１メモリデコーダ４の出力と、第２メモリデ
コーダ５の一部の直接出力と、制御レジスタ３の出方の
一部とは。
最初のステップＥ工においては、制御レジスタの最初の
マイクロ命令の一部が信号線１０９を介して選択回路２
４ｃで選択され、信号線１１６によりアドレスとして第
２制御メモリ２２に与えられる。そして、第２制御メモ
リ２２から前マイクロ命令に後続するマイクロ命令が信
号線１１Ｏ２選択回路２３．および信号線１０３を介し
て制御レジスタ３に与えられる。それと同時にＰ制御レ
ジスタ３のマイクロ命令の一部により信号線１１１を介
してアドレスが第２メモリデコーダ５に与えられる＠そ
して、第２メモリデコーダ５の出力は信号線１１２２選
択回路６．および信号線１０６を介して制御レジスタ７
により受ケラれる。ｊ（７）とき、制御レジスタ７で受
けられた第１メモリデコーダ４の出力と、第２メモリデ
コーダ５の一部の直接出力と、制御レジスタ３の出方の
一部とは。
それぞれ信号線１１３，１１４．および１１５を介して
演算処理装置８へ与えられ、マイクロプログラムの最初
のステ、ｆの制御が行われる◎マイクロプログラムの第
２ステ、プ以後の段階Ｅ２においては２選択回路２４ｃ
によって選ばれたレジスタ２４ｂの出力、あるｈは制御
レジスタ３の出力の一部によって第２制御メモリ２２ヘ
アドレスが与えられる。そして、この第２制御メモリ２
２からは、後続するマイクロ命令が信号線１１０、選択
回路２３および信号線１０３を介して制御レジスタ３に
与えられる。それと同時に。
演算処理装置８へ与えられ、マイクロプログラムの最初
のステ、ｆの制御が行われる◎マイクロプログラムの第
２ステ、プ以後の段階Ｅ２においては２選択回路２４ｃ
によって選ばれたレジスタ２４ｂの出力、あるｈは制御
レジスタ３の出力の一部によって第２制御メモリ２２ヘ
アドレスが与えられる。そして、この第２制御メモリ２
２からは、後続するマイクロ命令が信号線１１０、選択
回路２３および信号線１０３を介して制御レジスタ３に
与えられる。それと同時に。
制御レジスタ３で既に受けられている前マイクロ命令の
一部によって、信号線１１１を介して第２ ′メモリ
デコーダ５にアドレスが与えられるとｔその出力は信号
線１１２９選択回路６および信号線１０巳を介して第ル
ジスタ７で受けられる。このとき、第ルジスタ７で受け
られていた第２メモリデコーダ５の出力と、第２メモリ
デコーダ５の一部の直接の出力と、制御レジスタ３の出
力の一部とによって、それぞれ信号線１１３，１１４お
よび１１５を介して演算処理装置８の制御が順次実行さ
れる。
一部によって、信号線１１１を介して第２ ′メモリ
デコーダ５にアドレスが与えられるとｔその出力は信号
線１１２９選択回路６および信号線１０巳を介して第ル
ジスタ７で受けられる。このとき、第ルジスタ７で受け
られていた第２メモリデコーダ５の出力と、第２メモリ
デコーダ５の一部の直接の出力と、制御レジスタ３の出
力の一部とによって、それぞれ信号線１１３，１１４お
よび１１５を介して演算処理装置８の制御が順次実行さ
れる。
以上の説明によシ明らかなように９本発明によれば、メ
モリデコーダを用いてハード量を低減し。
モリデコーダを用いてハード量を低減し。
デコード機能に柔軟性をもたせることによって。
演算処理装置に対してマイクロプログラムの最初のステ
、ゾにおいても制御することが可能となシ。
、ゾにおいても制御することが可能となシ。
処理能力の向上に対して得られる効果は大なるも。
のがある。
第１図は本発明による実施例の構成を示すプロ、り図、
第２図は、第１図における実施例の動作を示すタイムチ
ャートである。 。 図において、１はマクロ命令のオペレーションコード部
、２は制御メモリ、３は制御レジスタ。 ４は第１メモリデコーダ、５は第２メモリデコーダ、６
は選択回路、７社制御レジスタ、８は演算処理装置、２
１は第１制御御メモリ、２２は第２制御メモリ、２３は
選択回路、２４は第２制御メモリ用アドレス手段、２４
ａは加算器、２４ｂはレジスタ、２４ｃは選択回路であ
る。 第１図
第２図は、第１図における実施例の動作を示すタイムチ
ャートである。 。 図において、１はマクロ命令のオペレーションコード部
、２は制御メモリ、３は制御レジスタ。 ４は第１メモリデコーダ、５は第２メモリデコーダ、６
は選択回路、７社制御レジスタ、８は演算処理装置、２
１は第１制御御メモリ、２２は第２制御メモリ、２３は
選択回路、２４は第２制御メモリ用アドレス手段、２４
ａは加算器、２４ｂはレジスタ、２４ｃは選択回路であ
る。 第１図
Claims (1)
- 【特許請求の範囲】 １、複数のマイクロ命令を格納し、これ等のマイクロ命
令のうちから、マイクロプログラムの最初のマイクロ命
令およびそれに後続するマイクロ命令を、それぞれ各マ
クロ命令のオペレーションコードのデコード情報から得
られるアドレスおよび別に設けられたアドレス手段を介
して得られるアドレス・によって選択的に読出すように
した制御メモリと、該制御メモリから読出されたマイク
ロ命令をうける第１の制御レジスタと、マイクロプログ
ラムの最初のステ、ゾを制御する情報を格納し、該情報
を前記各マクロ命令のオペレーションコードのデコード
情報から得られるアトにスによって読出すようにした第
１のメモリデコーダと。 マイクロプログラムの第２ステ、グ以後の制御情報を格
納し、該情報を前記制御レジスタのマイクロ命令の一部
から得られるアドレスによって読出すようにした第２の
メモリデコーダと、前記第１のメモリデコーダの出力と
前記第２のメモリデコーダの出力を選択する手段と、該
選択手段によシ選択された出力をうける第２の制御レジ
スタとを備え、該第２の制御レジスタの出力と前記第１
の制御レジスタからのマイクロ命令とによって演算処理
装置を制御することを特徴としたマイクロプログラム制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12822381A JPS5831451A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12822381A JPS5831451A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831451A true JPS5831451A (ja) | 1983-02-24 |
| JPS6226725B2 JPS6226725B2 (ja) | 1987-06-10 |
Family
ID=14979533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12822381A Granted JPS5831451A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140432A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 情報処理装置 |
| JPH0333929A (ja) * | 1989-03-10 | 1991-02-14 | Nec Corp | マイクロプログラム制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696336A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Processing system for multilayer level microprogram |
-
1981
- 1981-08-18 JP JP12822381A patent/JPS5831451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696336A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Processing system for multilayer level microprogram |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140432A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 情報処理装置 |
| JPH0522934B2 (ja) * | 1983-12-28 | 1993-03-31 | Hitachi Ltd | |
| JPH0333929A (ja) * | 1989-03-10 | 1991-02-14 | Nec Corp | マイクロプログラム制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226725B2 (ja) | 1987-06-10 |
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