JPS60140432A

JPS60140432A - 情報処理装置

Info

Publication number: JPS60140432A
Application number: JP24719283A
Authority: JP
Inventors: Masahiro Hashimoto; 眞宏橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-28
Filing date: 1983-12-28
Publication date: 1985-07-25
Also published as: JPH0522934B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は情報処理装置に係り、特に命令の実行を制御す
る手段の構成法に関する。

〔発明の背景〕

情報処理装置の命令実行を制御するに当って、その制御
手段として、ハードワイアドロシックによる方法と制御
ストレッジによる方法とが知られている。ハードワイア
ドロシックによる制御方法は、処理速度が速い特徴を有
しているか、−たび処理装置が完成してしまうと、その
後に発生する処理装置の仕様変更や、仕様追加のたびに
論理回路の変更を伴なうという欠点がある。一方、制御
ストレッジによる制御方法の場合、速度はノ・−ドワイ
アドロジックに比べて遅いが、仕様の変更、追加にあっ
ては、制御ストレッジ内の制御語を豊きかえれば良く、
容易に追随できる利点がある。

高速な情報処理装置の典型的な制御構成法を第１図及び
第２図によシ説明する。

第１図は、情報処理装置の内部構成の概念図を示す。図
に於いて、１は命令解読ユニツ）（Ｉユニット）、２は
演算を実行する演算実行ユニット（Ｅユニット）、３は
主記憶およびそれを制御する記憶制御ユニット（ＳＣユ
ニット）である。■ユニット１は、命令をＳＣユニット
３から読み出すとともに、その命令語で指定されたオペ
ランドをＳＣユニット３あるいは処理装置内部のレジス
タから読み出しＥユニット２へ送付する。

Ｅユニット２は、エユニットから命令実行に必要なデー
タ及び制御情報を受けとると、指定された命令の実行を
行なう。この実行には四則演算、論理演算、データ転送
、装置内部の処理モードの変更等が含まれる。

第１図の構成に於いて、エユニット１とＳＣユニット３
はハードワイアドロシックで制御され、Ｅユニット２は
制御ストレッジで制御される。高速な処理装置でこの様
な制御方式がとられるのは、エユニット１とＳＣユニッ
ト３はその動作が、命令解読と記憶制御という内容に限
定されていること、装置の高速性を追及するには、この
部分はパイプライン制御を実施する必要があシ、制御ス
トレッジ方式には向かないということが挙げられる。

一方、Ｅユニット２は、演算実行を全て行なうから、動
作の種類も多岐多様になシ、装置の仕様変更にそくして
柔軟な制御構造にしておく必要から、制御ストレッジに
よる制御方法がとられてきた０第２図はＥユニット２での従来の制御ストレッジによる
制御方法の概念図を示す。図に於いて、４はＥユニット
内のサブユニットである制御ストレッジ部を示す。この
中にはアドレスレジスタ（Ｃ８ＡＲ）　６、制御ストレ
ッジ本体（Ｃ８）７、読み出しデータレジスフ（Ｃ８Ｄ
Ｒ）８を含む。５は被制御演算部で、この中にはデコー
ダ９を含む。

命令の実行開始時、■ユニット１から信号線１０２を介
して、命令の実行のためのＣ８先頭アドレスをもらうと
、それをＣ３ＡＲ６にセットし、１サイクルの間に、該
Ｃ３ＡＲ６の内容でＣ８７をアクセスし、該Ｃ８７から
読み出したマイクロ命令をＣ３ＤＲ８にセットし、信号
線１０１を介して、これを被制御部５に送付する。Ｅユ
ニットで実行中の命令がマイクロ命令を数ステップ使用
する場合は、次のＣＳアドレスがＣ３ＤＲ８の一部に現
われ、これを信号線１００を介してＣ３ＡＲ６に供給す
る。

信号線１０１は被制御部５内でデコーダ９に接続され、
マイクロ命令をデコードし、その出力に制御信号を発生
させる。デコーダ９は図では１つしか示していないが、
実際には、１つのマイクロ命令は複数個のフィールドか
ら成シ、したがってデコーダ９はそのフィールド分だけ
存在することになる。また、Ｃ３ＡＲ６に入力される信
号線１０３は、割シ込み等の例外ケース発生時に、その
マイクロ命令シーケンスの先頭を指すものでＳＬ　Ｅユ
ニット２内の制御論理が例外状態を検出したときに送付
するものである。

ところで、近年Ｅユニットを制御ストレッジで制御する
方式を取った場合、半導体、実装技術といった基本的な
テクノロジーの技術進歩に追随していけない傾向にある
。半導体技術の進歩は、ゲートアレイについていえば、
ＬＳＩチップ内に収容するゲート数の増加と、スイッチ
ングスピードの高速化をもたらす。ストレッジを構成す
るＲＡＭＬＳＩについていえば、チップ当たりの収容記
憶能力の増加とそのアクセスタイムの向上がはかれる〇一般の論理部分、例えば第２図に於けるＣ８の被制御部
分５については、ゲートアレイの進歩によシ、従来より
少ないＬＳＩ数で論理回路を構成することができる。こ
の結果、ＬＳＩ内のゲートのスイッチングスピードとＬ
ＳＩ間の実装距離の短縮により性能向上に寄与させるこ
とができる。

これに対し、Ｃ８部４では、一般論理に於ける程、処理
速度の増加は期待できない。これは、ＲＡＭチップ内に
収容できる記憶素子の数が、記憶素子の巾ではなく、記
憶深長という面で増加するからである。すなわち、ある
テクノロジーでＲＡＭチップ内の記憶素子が、読み出し
デー夕巾、書き込みデータ中が１ビツトで、その中の記
憶素子数がＡビットであったとすると、その後のテクノ
ロジーによる集積度の進歩は、データ中が同一で、その
中の記憶素子数が４Ａビツトになるといった形で実現さ
れる。一方、制御ストレッジから読み出すマイクロ命令
の巾、すなわち、第２図のＣ３ＤＲ８の巾はテクノロジ
ーによらず、処理方式の論理方式によシ定まる。例えば
、Ｃ３ＤＲ８の巾が６４ビツトであるなら、テクノロジ
ーの進歩のいかんにかかわらず６４個のＲＡＭチップを
使用することとガる。このことはＣ８部４では、ＲＡＭ
チップ自身のアクセス時間の短縮は期待できるが、被制
御部５．に於ける程、チップ間実装距離の短縮を期待で
きないということを意味する。

この結果、Ｅユニットの構成を第２図の様な従来通シの
Ｃ８制御構成とすると、処理速度のネックがＣ８部周辺
で発生してしまう危険がある。これを避けるには、ハー
ドウェア制御論理とし、制御論理を被制御論理部５内に
分散して配置すれば良いのだが、こうすると、装置の仕
様変更への追随性が悪くなる。

〔発明の目的〕

本発明の目的は、演算実行ユニットに論理制御構造の柔
軟性を保つぺぐ制御ストレッジ方式を採用しながら、か
つ処理速度のネックがＣ８部周辺とならない制御方式を
提供することにある。

〔発明の概要〕

本発明では演算実行ユニット（Ｅユニット）に、ハード
ワイアド論理による制御方式と制御ストレッジとが混在
する制御方式を使用する。この場合、処理速度を重視す
る命令では、ハードワイアド論理により命令の実行は高
速に行なわれる。命令の実行手順が複雑な命令では、制
御ストレッジ（すなわちマイクロ命令）により制御され
る。さらに、Ｅユニットがマイクロ命令によって制御さ
れている状況にかんがみ、マイクロ命令からハードウェ
ア制御論理の出力と等価な制御信号を発生させるか、も
しくは、マイクロ命令からハードワイアド論理を起動さ
せる手段を持つ。これによシ、従来技術に於けると同様
、処理装置の動作仕様の変更といった場合に於いても、
制御ストレッジ内のマイクロ命令を入れ替えるだけで対
処し得る。

エユニットにて命令が解読されると、Ｅユニットのハー
ドワイアド制御論理に起動がかかる。同時に、制御スト
レッジ部に対してもマイクロ命令を読み出すだめのアド
レスが送られる。高速性を要求される命令では、ハード
ウェア制御論理自身で、その命令の実行制御を完了し、
その次の命令がまたハードウェア制御論理に対し起動さ
れる。

処理内容が繁雑な命令乃至差程の高速性を安水されない
命令では、命令開始時点はノ・−ドワイアド論理に起動
がかかるが、その後１乃至数サイクルの後マイクロ命令
に制御が渡る。この後、マイクロ命令が命令実行を完了
するまで制御し続ける。

この除、ハードワイアド制御論理の一部を起動した方が
、処理上、速度上、有利な場合がある。例えば、乗算命
令がノ・−ド制御の場合、そのノ・−ド制御部分をマイ
クロ命令から起動する。ただし、実行制御の進行管理は
マイクロ命令にあり、起動されるハードワイアド制御論
理の一部に対してのみ起動がかけられ、命令開始時にハ
ードワイアド論理全体に起動がかかったのと事情が異な
る。

〔発明の実施例〕

第３図に本発明を実施した場合のＥユニットの概略構成
図を示す。図に於いて、４は制御ストレッジ部であり、
第２図の４と同じ構成要素を持つ。

１１はハードワイアド論理回路によるＥユニット制御論
理部、５はＥユニットの他の論理回路で演算器、レジス
タ割シ込み検出回路等を含む。

命令開始時点に信号線１０４を介し、■ユニットが命令
コードをハードワイアド制御論理部１１に送り込む。同
様にマイクロ命令に制御が渡る場合、信号線１０２を介
してマイクロ命令の第１ステツプのアドレスが制御スト
レッジ部４に送られる。命令の実行が開始すると、ハー
ドワイアド制御論理部１１は命令コードを解読してイン
タフェース１０６に制御信号を発生させ、Ｅユニットの
被制御論理部５を動かす。もし、命令がハードワイアド
制御論理部１１だけで制御し切れるものなら、マイクロ
命令に制御を移すことなく命令の実行亦完了し、次の処
理のため新たな命令コードが■ユニットから送られてく
る。実行する命令がマイクロ命令制御をともなうもので
ある場合は、ハードワイアド制御論理部１１が命令開始
時点で起動され、ついで１〜数サイクルの動作後、マイ
クロ命令を起動する。この時、ハードワイアド制御論理
部１１の出力インタフェース１０６中の信号線１０９が
１′となる。この信号線１０９をＴＯＣ８信号線と以後
呼ぶ。ＴＯＣ８信号線１０９が“１”になると、被制御
論理部５内のＣ８起動管理部が動作を開始し、信号線１
１１を介して制御ストレッジ部４のマイクロ命令読み出
しを制御する。同時に、被制御論理部５は、制御ストレ
ッジ部４からの出力であるＣ８　ＤＲの内容を信号線１
０１を介して受けとり、以後、命令終了まで制御ストレ
ッジ部４から制御を受けることとなる。

第４図はハードワイアド制御論理部１１の構成例を示す
。図に於いて、信号線１０８はマイクロ命令から起動さ
れる場合″１″となる信号線であシ、命令開始時にはθ
″となっている。信号線１０８については、第３図の信
号線１０５とともにマイクロ命令による再起動として後
述する。命令開始時、信号線１０４を介してエユニット
から命令コードが送られてくるが、°信号線１０８が０
”ということで、これを命令コードレジスタ１２にセッ
トする。この内容は、デコーダ１３に入力され、命令コ
ードに対応して演算ユニット各部を動作させるための制
御信号群がインタフェース１０６に出力される。

インタフェース１０６はＴＯＣＳ信号線１０９と他の制
御信号線群１１０からなる。また、該ハードワイアド制
御論理部１１の制御サイクルが数サイクルに及ぶ場合、
命令に応じてシフトレジスタ群１４゜１５を駆動する。

シフトレジスタ１４．１５は、演算に必要なサイクル数
を管理するレジスタであり、その出力はデコーダ１３に
戻される。これにより、デコーダ１３は各サイクルに必
要な制御信号を命令コードとシフトレジスタ群１４．１
５で示されるサイクル数とによシ適時発生せしめる。

この制御信号の発生方法については後述する。

第５図に被制御論理部５が？）−ドワイアド制御論理部
１１とマイクロ命令の両方から制御される模様をメイン
アダーを例にとって説明する。

第５図において、１６．１７，１８．１９はワークレジ
スタ、２３はメインアダーである。この論理ブロックで
は、ワークレジスタ１６．１７，１８．１９の内のどれ
か２つがメインアダー２３に入力され、該メインアダー
２３に於いて加減算あるいは論理演算が行なわれ、その
結果が核当ワークレジスタに戻される。各ワークレジス
タは、装置内の他の部分と入出力関係を持つが、第５図
では簡単のため省略しである。

この論理ブロックを制御するためには、３種の制御信号
が必要である。第１はメインアダー２３に入力されるワ
ークレジスタを選定する制御信号であシ、これはデコー
ダ２１から得られる。第２はメインアダー２３で行なう
演算を指定する制御信号であシ、これはデコーダ２２か
ら得られる。

最後は演算結果を格納するレジスタの選択であシ、これ
はデコーダ２０より得られる。デコーダ２０〜２２には
、ハードワイアド制御論理部１１の出力信号線１１０と
制御ストレッジ部４の出力線すなわちＣ３ＤＲ出力線１
０１が入力される。さらに、デコーダ２０〜２２には、
これら２組の信号線の内いずれか一方が入力される様ア
ンドゲート２４が機能する。すなわち、アンド回路２４
の出力が′１″のとき、デコーダ２０〜２２には制御ス
トレッジ部４のＣ３ＤＲ１１０の出力線１０１が、０″
のときハードワイアド制御論理部１１の出力線１０１が
入力される。

ＡＮＤ回路２４の入力の内、信号線１０８はマイクロ命
令がハードワイアド制御論理部１１を起動するとき１”
となるもので命令開始時点は０”になっている。信号線
１０８は当面゛０″とし、インバータ２４′の出力は１
ｎであるとする。信号線１１１はマイクロ命令による制
御状態のとき１”となるＣ８選択線であシ、命令開始時
はやはり“０”となつている。これによシ、命令開始時
はＡＮＤゲート２４の出力は１０″となっているから、
ノーードワイアド制御論理部からの出力インタフェース
１１０がデコーダ２０〜２２に入力される。実行中の命
令がハードワイアド制御論理だけで終結してしまうなら
、信号線１１１は“０″のままであるが、制御ストレッ
ジ部４のマイクロ命令に制御か渡るものなら、ハードウ
ェア制御論理部内信号線１０９を”１”にする。この信号線が”１”にな
るとＣ８選択線１１１が”１′となシ、従ってＡＮＤ回
路２４の出力が１″となり、デコーダ２０〜２２には、
マイクロ命令を実行すべく制御ストレッジ部４のＣ３Ｄ
Ｒ出力＠　１０１が入力され、以後、第５図の論理ブロ
ックはマイクロ命令により制御されることとなる。同時
に、Ｃ８選択線１１工は以後命令が終ｆするまで１”と
なシ続け、命令終了時に次の命令開始に備えるべく０″
となる。

次に、第４図のハードウェア制御論理部内のデコーダ１
３の動作を、第５図の論理ブロックを用いて２進１０進
変換命令を実行する場合を例に説明する。変換動作は３
２ビツトの２進数を１０進数に変換するとする。この命
令の処理には、第５図のワークレジフタ、メインアダー
の他にシフタも使われるが、第５図では省略されている
。演算処理は以下の通如実行される。命令の開始時点、
符号付２進数がワークレジスタ１７にセットされている
とする。

第１ステップ：ワークレジフタ１７の内容をメインアダ
ー２３に入力し、２の補数をとる。ワークレジスタ１７の内容をシックに送り、０ピツトのシスト（事実上、シフトなし）を行なう。ワークレジスタ１７の内容が正ならシック出力を、負ならメインアダー２３の出力をワークレシフタ１７に再セットする。しかして、２進数絶対値がワークレジフタ１７にシフトされる。同時に２進数の符号ビットを演算制御用ラッチにセットする。

第２ステップ：ワークレジスタ１７の内容をシフタに送
シ、左１ビツトシフトする（２Ｍ数先頭ビットが、シフタの第０ビツト目にくる）。１ビツト左シフトした結果をワークレジスタ１７にセットする。ワークレジフタ１６とワークレジスタ１８を ″′０″クリアする。

第３〜３３ス：ワークレジスタ１６と１８のデーテップ
　タをメインアダー２３に入力し、該ワークレジスタの
下から第４ビット目から第５ビツト目へ前サイクルのシックの先頭ビットを入力し、２進１０進変換を行ガう。ワークレジスタ１７の内容はシフタに送シ、１ピツト左シフトする（次サイクルで変換する２進数をシフタの先頭に持って行くため）。メインアダー２３の演算結果をワークレシフタ１６と１８に戻す。シフタの１ビツト左シフトした結果をワークレジスタ１７にセットする。

第３４ステップ：ワークレジスタ１６をメインアダー２
３に入力し、第１ステツプでセットしておいた演算制御ラッチを参照して、１０進の正負符号をメインアダー２３の出力に埋め込む。

その結果をワークレジスタ１６にセットする。

第３５ステップ：ワークレジスタ１６の内容をＳＣユニ
ットに送り、演算結果をストレッジに書き込む。

ここで第３〜３３ステツプの２進化１０進変換の概要は
次の通りである。ワークレジスタ１６と１８から送られ
る前サイクルの演算結果を用い、メインアダー２３で前
サイクル結果を１０進２倍する。

シックの先頭ビットから下４ビット目からのキャリーに
入れるデータは今サイクルに加算される２進数である。

１０進２倍は以下の様である。ワークレジスタ１６と１
８からは同一のデータがくる。

この内、ワークレジスタ１６のデータは左１ビツトシフ
トされる。もし、あるディジットの値がＯ〜４なら２倍
した値は左１ビツトシフトしたものと一致する。５〜９
なら６を加え込むことによって上位ディジットへキャリ
ーを伝えるとともに、そのディジットは２進化１０倍の
正しい結果を得る。このため、ワークレジスタ１８のデ
ータは各ディジットごとに調べられ、０〜４なら０″を
、５〜９なら′６″を出力するようメインアダー２３の
入力で操作される。この結果が左１ビツトシフトされた
ワークレジスタ１６の内容と２進加算がとられ、かくて
１０進２倍の結果かえられる。

以上の動作を、ワークレジスタ１６，１７．１８のセッ
トとメインアダー２３への入力条件とメインアダー２３
の演算条件とについて整理すると第１表の様になる。

第１表第６図に第４図内のデコーダ１３の詳細図を示す。これ
と上の２進１０進変換の表を用いてデコーダ１３の動作
を説明する。第６図はデコーダ１３の内、第５図のメイ
ンアダ一部分を制御するに必要な制御部分のみを示す。

第６図において、該デコーダ１３はＴＯＣ８信号１０９
と他の制御信号１１５〜１２１を発生する。この内、１
１５はＥＯＰ　（ＥｒＬｄｏｆ　０ｐｅｒａｔｉｏｎ）
　信号であり、ハードワイアド制御論理だけで命令実行
が終了する場合、最終サイクルで１１′″となる。この
信号１１５が”１″となると、次の命令処理のため必要
なデータ、制御情報をＩユニットから受け取るべく働く
。例えば第４図の命令コードレジスタ１２はＥＯＰ信号
１１５が１″となると、次のステップの命令コードを受
けとる。信号１１６〜１２１は第４図の演算制御出力信
号群１１０の一部であり、１１６はメインアダー２３へ
のデータ入力指定制御信号であυ、ワークレジスタ１６
．１７のいずれを入力すべきかを指示する。１１７はメ
インアダー２３の他の入力指定制御線であシ、ワークレ
ジスタ１８゜１９の選択を指示する。以下、１１８はメ
インアダー２３の動作指定、１１９，１２０，１２１は
ワークレジスタ１６，１７．１８のセット指示信号線で
あシ、各ワークレジスタにメインアダー２３もしくは他
の演算器（例えばシフタ）からの出力を選択してセット
することを指示する。これら信号線１１６〜１２１と第
５図の対応は、１１６　、１１７はデコーダ２１に、１
１８はデコーダ２２に、１１９〜１２１はデコーダ２０
に供給される。なお、各信号は複数ビットのエンコード
された形式をとっている。

第６図のラッチ３２は、ハードワイアド制御論理か２サ
イクル以上動作するとき１″となシ、その出力は反転回
路３２′を介してＡＮＤＮ−ゲート群に接続される。こ
れにより、命令の第１サイクルではデコーダ３０の出力
群１０９α、　１１５ａ〜１２１αが信号線１０９及び
１１５〜１２１に導かれる。エンコーダ３１は第４図の
シフトレジスタ群１４．１５の出力信号群１２３をエン
コードする回路である。命令の第１サイクルでは、シフ
トレジスタ群１４．１５は起動されない。したがって、
シフトレジスタ１４．１５の出力信号群１２３は”０″
であり、その結果、制御信号１０９ｂ、　１１５ｂ〜１
２１ｂも全て０″となり、ＡＮＤＮ−ゲート群の出力が
信号＆！１０９　、１１５〜１２１に正しく反映される
。ハードワイアド制御論理が２サイクル以上を制御する
命令では、デコ−ダ３０は、アンドゲート群３３へ制御
信号を発生するとともに、信号線群１２２の内１つを′
１″とする。信号線群１２２はシフトレジスフ群１４　
、１５の１系列を起動するとともにラッチ３２を−“１
″にセットする。したがって、第２サイクル以降はエン
コーダ３１を介して、制御信号１０９ｂ、　１１５．６
〜１２１ｂを発生させる。

ラッチ３２のリセットには信号群１２３ａが接続されて
いるが、これは信号線群１２３の一部であって、各シフ
トレジスタ１４．１５の最終ラッチの出力から成シ、ハ
ードワイアド制御の最終サイクルにラッテ３２をリセッ
トすべく働く。また、信号群１２３αはエンコーダ３１
にも入力され、命令に応じて１１６ｂ〜１２１ｂを発生
させるが、特に１０９Ａ　、　１１５ｂのいずれかを”
１′とする。すなわち、その後に、マイクロ命令制御が
続くのなら信号線１０９ｂを“１″とし、ＴＯＣ８信号
を発生させる。ハードヮイアド制御で完結するものであ
るならＥＯＰ信号１１５ｂを１１１１１とする。

２進化１０進命令の場合の第６図の動作は次の通シであ
る。デコーダ３０の出力の内、ＴＯＣ８信号１０９α、
ＥＯＰ信号１１５αは、２サイクル以上制御する命令だ
から０″となる。１１６α〜１２１αは第１表の第１ス
テツプに対応する制御信号パターンを出力する。すなわ
ち、１１６αはワークレジ１７選択、１１７ａは″′０
″出力、１１８αは減算指示、１１９αはメインアダー
またはシフタの選択的セット、１２０α。

１２１αはＮｏ　ｏｐｅｒａｔｉｏｎ　（何もしナイ）
　ヲ出カーｔ−ル。

同時に、出力線群１２２の内、２進１０進命令に対応す
るシフトレジスタ（例えば１４）を起動する信号を′１
”とする。この結果、信号線１２３には、シフトレジス
タ１４の動作に対応して、第２サイクル以降、２進１０
進変換命令の処理ステップに対応する信号のみ１″とな
る。例えば、第２ステツプではエンコーダ３１により１
０９ｈ、　１１５ｂを１０″に、１１９ｈをワークレジ
スタ１６の０クリア、１２０ｂにワークレジスタ１７の
シフタ出力セット、１２１ｂにワークレジスタ１８の０
クリアセツトパターンを、他の出力にはＮｏ　ｏｐｅｒ
ａｔｉｏｎ　パターンを出力する。同様に、第３〜３３
ステツプ及び第３４ステツプでも第１表の対応動作を指
示すべく、エンコーダ３１から出力信号が発生する。第
３５ステツプに対応する１２３の信号が′１″となると
、これは１２３αに含まれ、ラッチ３２をリセットする
と同時に、エンコーダ１１５ｂをｌ′１″とし、他はＮ
ｏ　ｏｐｅｒａｔｉＯルパターンを出力する。

第７図は制御ストレッジ部４と被制御論理部５の詳細図
である。第７図中、制御ストレッジ部４内にあるＣ８逐
次制御部３５は、マイクロ命令の動作中では、Ｃ３ＤＲ
８へのセットとその分岐アドレスのＣＳ　ＡＲ６へのセ
ットをすべく所望の制御信号を発生させる。命令開始時
点では、Ｃ８逐次制御部３５はエユニットから出される
線１０２のＣＳアドレスをＣ３ＡＲ６にセットするのみ
である。

ＴＯＣＳ信号１０９が１”になシ、被制御論理部５のＣ
８起動回路３８がＣ８選択線１１１を１″にすると、Ｃ
８逐次制御部３５は、Ｃ３ＤＲ８のセットとＣ３ＡＲ６
への分岐アドレス線１００の取シ込みを行うべく動作す
る。これでマイクロ命令による制御に移り、その最終の
マイクロ命令でＥＯＰが発せられて、Ｃ３ＤＲ出力線１
０１の一部である信号線（ＢＯＰ信号線）１１３が１”
になり、ＣＳ起動回路３８が線１１１を”０″に戻すと
、Ｃ８逐次制御部３５は逐次制御を停止し、信号線１０
２の情報をＣ８ＡＲ６にセットして次命令に備える〇第
８図は被制御論理部５におけるＣ８起動回路３８の詳細
図である。前記の如く、Ｃ８選択線１１１はＴＯ，Ｃ８
信号１０９がハードワイアド制御論理から発せられると
１”に［へマイクロ命令でＥＯＰ信号１１３が発せられ
ると”０″になる。しかし、実際には、この他に強制的
に”０″もしくは“１″にする機能が必要である。ハー
ドワイアド制御論理の実行中に割シ込みが検出された場
合、処理装置内では割り込みプログラムに制御を渡すべ
く特殊な処理（ＯＬＤ　ＰＳＷのストレッジへの格納と
Ｎｅｗ　ＰＳＷの設定）か必要となるが、これは、マイ
クロ命令で制御する。したがって、割シ込み発生時はＣ
８選択線１１１を強制的に′１”とする必要がある。

また、分岐命令の直後では、Ｃ８選択線１１１を強制的
に“０”とすることが必要となる。例えば、命令αが分
岐命令で、これに命令６が続き、該命令すは処理に数サ
イクルか＼す、第１サイクルのみハードコア制御論理部クロ命令か制御するとする。この場合、分岐命令αの実
行サイクルに分岐判定が下るだろう。このとき第４図の
命令コードレジスタ１２には締金６がセットされておシ
、そのサイクルの終了時点には、Ｃ８選択線１１１が１
″となる。しかし、分岐命令の後続命令は、高速な処理
装置にあっては、分岐成功ケースもしくは分岐不成功ケ
ースの分岐判定結果を待つことなく実行する様働く。分
岐成功、不成功のどちらの命令を分岐命令の次にＥユニ
ットに送るかは分岐命令の種類に応じて決められる。こ
のようにして直ちにＥユニットに送られる命令を予測命
令と呼ぶ。もし分岐判定結果が予測成功であるなら命令
すはそのま＼実行されるが、分岐判定が予測不成功なら
、命令すの実行は停止され、予測したと逆の命令があら
ためて■ユニットでデコードされることとなる。このと
き、Ｃ８選択線１１１は命令すがＴＯＣ８信号を出して
も“ｏ″としなければならない。なぜならば、命令すは
分岐予測失敗の結果実行されないものであり、これにか
わる命令が■ユニットから送られ、従って、サイクル３
以降、はじめに働く制御論理はハードコア制御論理部と
なるからである。

さて、第８図において、ラッチ２５はＣ８選択ビットで
あり、その出力はＣ８選択線１１１に他ならない。命令
開始時、ラッチ２５はθ″で、反転回路４１の出力は１
”である。このときハードヮイアド制御論理からＴＯＣ
８信号１０９が発せられ、かつ、分岐予測失敗を知らせ
る信号線１１４が＠０″で反転回路４２の出力が１″カ
ら、アンド回路２６が開き、ラッチ２５は１”になる。

この後、マイクロ命令に制御が渡シ、その命令の最終マ
イクロ詰合ステップがくると、Ｃ３ＤＲのＥＯＰビット
が１″となり、この結果、信号線１１３が＠１″となυ
、アンド回路２７、ＯＲ回路２９を介してラッチ２５は
１０″にリセットされる。まだ、現在Ｅユニットで実行
中の命令で分岐予測失敗の判定が下った場合、信号線１
１４が“１″となり、同様にラッチ２５は０″となる。

また、現在実行中の命令で割シ込みが発生した場合は信
号線１１２が１″となり、ラッチ２５は”１”となる。

第７図にもどシ、割シ込み信号線１１２は被制御演算部
５内の割込み管理回路３７から出され、分岐予測失敗を
示す信号線１１４は演算部３６から出される。すなわち
、割り込み管理部３７は、演算部３６で発生する演算例
外割り込み、あるいはＳＣユニットで発生するアクセス
例外、外部割シ込み等を入力として割シ込み要因が発生
すると、命令処理の適当なタイミングで割シ込み信号線
１１２を出力させる。分岐予測失敗は分岐命令実行時に
、演算部３６内のコンディションコードと分岐命令のマ
スクが比較され、その結果として信号線１１４を出力さ
れる。なお、割り込み信号線１１２が“１″となると、
Ｃ８逐次制御部３５は、割シ込み管理回路３７から出力
される例外処理先頭アドレス１０３をＣ３ＡＲ６にセッ
トし、この後、Ｃ３ＤＩＪＩのセットとその分岐先アド
レス１００のＣ３ＡＲ６へのセットを行なうべく動作す
る。

次に、本発明の実施例全体を通しハードヮイアド制御論
理とマイクロ命令の制御遷移について説明する。第９図
はそれを説明するタイムチャートである。

第４図の命令コードレジスタ１２は命令の実行開始１サ
イクル前にヒツトされ、１サイクルの間にデコーダ１３
を通り、第５図のデコーダ２ｏ乃至２２に到着する。デ
コーダ２０〜２２には、第５図では省略しであるが、少
なくとも実行サイクル開始時に信号線１１０あるいは信
号線１０１の内容を保持するラッチを含む。

さて、第９図において、１サイクルの初しめに命令αの
命令コードが、命令コードレジスタ１２にセットされる
と、ハードコア制御論理部のデコード結果によシ第２サ
イクルで命令αの実行が行なわれる。第１サイクルの先
頭では制御ストレッジ部４のＣ３ＡＲ６にも命令ａに対
応するＣＳアドレスがセットされているだろうが、命令
ａは１サイクルで完了する命令ゆえ、この結果はＣ３Ｄ
Ｒに反映されない。命令コードレジスタ１２にセットさ
れた命令αは、１サイクルで終了する命令ゆえ、１サイ
クル目の間に、最終天性サイクルの実行であることを示
す制御信号（ＥＯＰ信号）を発行する。

このＥＯＰ信号がでると、命令コードレジスタ１２とＣ
８ＡＲｆｉは、次の命令に備えるべく第２サイクルの先
頭で命令すの命令フードと、マイクロプログラムの第１
ステツプアドレスをセットする。

ＥＯＰ信号は、ハードワイアド制御論理部１１の場合、
第６図に示した様に命令の最後に信号線１１５を１″と
する。一方、制御ストレッジ部４のマイクロプログラム
に制御が渡った場合、マイクロ命令の中にＥＯＰを示す
ビットを１ピツト用意しておき、その最終ステップでの
み′１″となる様コーディングしておけばよい。こうす
ると、ハードワイアド制御論理部１１とＣ８制御部４の
両方からＥＯＰ信号がでるが、これは、第５図のデコー
ダ２０，２１．２２の入力をＡＮＤ回路２４の出力で選
択としたと同じ制御を施した後に論理回路各部へ送付す
る。

第９図の砧令すは、その実行に５サイクルか＼シ、シか
も命令の第１サイクルのみハードワイアド制御論理が動
作し、以後はマイクロ命令が制御する例である。命令す
の実行開始の１サイクル前、すなわち、第９図のサイク
ル２の先頭で命令すの命令コードが命令コードレジスタ
１２にセットされると、ハードワイアド制御論理部１１
は、演算制御に必要な制御信号とともに第２サイクル目
以降はマイクロ命令に制御を渡すことを示す’ｒｏｃｓ
信号線１０９を＠１”にする。この結果、サイクル２の
終りにＣ８選択線１１１が工”にセットされ、かくして
第５図のデコーダ２０，２１．２２にはＣＳＤＲの出力
軸１０１が入力されることとなる。Ｃ８選択線１１１が
１”になると、制御ストレッジ部４はサイクル２の先頭
でセットされたＣ３ＡＲ６の内容でＣ８７を読み出して
、サイクル３の間にＣ３ＤＲ８にセットし、これをサイ
クル５で実行する命令６の第２ステツプの制御情報とし
て使用する。また、サイクル４の先頭では、サイクル３
でセットされた第２ステツプ（ｂ−２）のＣ３ＤＲ８か
ら分岐先アドレスをＣ８ＡＲ６に送り、第３ステツプ（
ｂ−３）のアドレスとしてセットする。この結果、サイ
クル５にてＣ３ＤＲ８に第３ステツプ（Ａ−３）のマイ
クロ命令がセットされ、その内容により、サイクル７で
第３ステツプの実行制御が行なわれる。また、第３ステ
ツプは命令すの終了であるから、Ｃ３ＤＩＲｓはそのＥ
ＯＰビットが１”であり、命令の終了を宣言する。その
結果、サイクル７のはじめに命令コードレジスフ１２と
Ｃ３ＡＲ６に次命令の実行開始に必要な命苓コードとマ
イクロ命令の第１ステツプのアドレスをセットする。同
時にＣ８選択線１１１をθ″にし、サイクル７に於いて
ノ１−ドワイアド制御論理に制御権を渡す。

第９図に於いて、サイクル１とサイクル６でＥＯＰ信号
がでるが、前者はノーードワイアド制御論理部１１から
の出力、後者は制御ストレッジ４のＣ３ＤＲｓの出力で
ある。これらＥＯＰ信号のどちらを使用するかは、第５
図のデコーダ２０〜２２と同様、Ｃ８選択線１１１の状
態による。サイクル１ではＣ８選択線１１１が１”ゆえ
、ノ１−ドワイヤド制御論理出力が、サイクル６ではＣ
８選択線１１１　カ”１”　ユ、ｔ、Ｃ３ＤＲ出力力Ｅ
ＯＰａｔＭノ１１ＨｔｆｌＪ御部分に送付されることと
なる。

また、第９図では次の点に注意すべきである。

図に於いて、Ｃ３ＡＲ６からＣ３ＤＲ８のセットまでに
１．５サイクル、Ｃ３ＤＲ８から実行サイクルまでに１
．５サイクルかかシ、結果としてマイクロ命令で制御さ
れている場合、その実行は１サイクルおきに成される。

これに対し、ハードワイアド制御論理が制御しているサ
イクル２、サイクル７．８は毎サイクル実行７５ｚ成さ
れるのに対比されるべきである。これは、制御ストレッ
ジ自身が一般論理の演算スピードに゛おいつけない状況
を示すものであシ、したがって、高速を吸水される命令
ではノ・−ドワイアド制御論理により、また、高速性は
差程ではないが処理内容が複雑なものはＣ８制御をとる
所以である。

次に、マイクロ命令に制御がわたった後に、再度ハード
ワイアド制御論理を駆動する様子を示す。

この様なものに例えば乗算がある。すなわち、特殊カ命
令に於いては、その処理過程で乗算を行なう必要があり
、その様な場合にはハードウェア制御論理内の乗算部分
を起動する。この場合、・・−ドワイアド制御論理の全
体を動作させるということはない。この理由は、乗算命
令の結果として通常汎用レジスタにその結果を格納する
が、他の命令にあっては必らずしも汎用レジスタが結果
の格納場所とは限らない。よって演算ユニットのワーク
レジスタに結果を入れるまでを制御するハードウェア制
御論理部分のみマイクロ命令から起動するが、他の部分
は起動しない。

マイクロ命令から起動される部分には、ハード動作モー
ドが供給される。これは第４図の命令コードレジスタ１
２の入力と第５図のアンドゲート２４の入力として懺わ
れる。マイクロ命令からの再起動は、上述した様に部分
的に行なわれるから、マイクロ命令の再起動の対象と力
らない部分には信号線１０８は供給されない。この様な
部分では、第５図のアンドゲート２４の入力としては、
Ｃ８選択線１１１のみが入力される。また、起動される
ハードワイアド論理は、複数種類あって良く、例えば、
整数型演算器と浮動小数点演算器を独立にもつ装置では
、それぞれに専用のハード動作モードを作れば良い。

ハードワイアド制御論理の再起動方法を第１０図のタイ
ムチャートを参照しながら説明する。

第１０図に於いて、命令が開始されるとハードワイアド
制御論理が起動され、ついで、ハードウェア制御論理か
らＴＯＣ８信号が発せられるとマイクロ命令に制御が渡
シ、このときＣ８選択線１１１も”１”になる。この後
、マイクロ命令にょｐ再起動するハードワイアド制御論
理のハード制御モード線１０８を１″にする。この後、
制御ストレッジ部４からＣ３ＤＲの一部を命令コードと
して信号線１０５を介してハードワイアド制御論理部１
１に送る（第３図参照）。第４図に示す如く、ハードワ
イアド制御論理部では、信号線１０８が１″の状態では
命令コードレジスタ１２に制御ストレッジ部４から送ら
れたＣ３ＤＲの一部を信号線１０５よシセットし、デコ
ーダ１３、シフトレジスタ群１４．１５を使用して出力
制御信号群１０６を発生する。

今、再起動されたブロックがメインアダーだとして、第
５図を見るに、ＡＮＤ回路２４の一方の入力にハード制
御モード信号１０８が反転回路２４′を介して接続され
ている。ハード制御モード信号１０８は１工”のため、
ＡＮＤゲート２４は０″を出力し、デコーダ２０〜２２
にはノ１−ドワイアド制御論理の出力１１０が入力され
る。

第１０図に戻るに、再起動されたハード制御論理が制御
を終了するとＴＯＣ８もしくはＥＯＰを出すから、これ
によシ、・・−ド制御モード信−′１０８をリセットす
る様にしておけば、以後、制御は全てマイクロ命令に戻
ることとなる。また、この動作中Ｃ８選択線１１１はＭ
ＩＴｌのままである。この結果、ハードウェア制御論理
の発行するＥＯＰはハード制御モードラッチのリセット
以外には使用されない。この後マイクロ命令は更に必要
な処理を行ない、命令の最終ステップで自身でＥＯＰを
発行し命令を終了する。

ハード制御ラッチのリセットはハードウェア制御論理か
らのＴＯＣＳまたはＥＯＰでなく、マイクロ命令自身に
よってもかまわない。この場合、マイクロ命令はハード
制御論理に費やす実行サイクル数をあらかじめ知ってい
るか、もしくはＴＯＣＳまたはＥＯＰビットをマイクロ
命令のテスト機能によって調べ、ハードウェア制御論理
の動作終了後、マイクロ命令でリセットを行なえばよい
。

以上が本発明の詳細な説明である。実施例の説明に於い
ては、ハードワイアド制御論理はゲートアレイで構成す
るとしたが、命令コードのデコード等に対してはＲＡＭ
を使用してもかまわない。

〔発明の効果〕

本発明によれば、高速な制御論理と低速だが柔軟性のあ
る制御ｉｉａ理とにより制御可能な制御論理が得られ、
これによシ装置の仕様変更に追随できる高速な制御方式
を得ることができる。

【図面の簡単な説明】

Ｍ１図は情報処理装置の全体構成図、第２図は従来の制
御ストレッジによる演算実行ユニットの概念図、第３図
は本発明による演算実行ユニットの概念図、第４図は第
３図のハードクイアト制御論理部の構成図、ｍ５図は第
３図における被制御論理部の一例を示す図、第６図は第
４図のデコーダ部の詳細図、第７図は第３図の制御スト
レッジと被制御論理部の関係を示す図、第８図は第７図
のＣ８起動回路の詳細図、第９図及び第１０図は本発明
の詳細な説明するタイミング図である。１・・・命令解読ユニット、２・・・演算実行ユニット
、３・・・記憶制御ユニット、４・・・制御ストレッジ
部、５・・・被制御論理部、１１・・・ハードクイアト
制御論理部。オ　１　図第２　図Ａ−７図オ８　図オ９図２１０Ｉ図

Claims

【特許請求の範囲】

（１）　記憶装置のアクセスを制御する記憶制御ユニッ
トと、記憶制御ユニットによシ読み出された命令の解読
及びそれに付随した処理を行う命令解読ユニットと、命
令解読ユニットから命令実行に盛装なデータ及び制御情
報を受け取り指定された命令の実行を行う命令実行ユニ
ットを具備してなる情報処理装置において、前記命令実
行ユニットに第１制御信号発生手段と第２制御信号発生
手段とを設け、命令実行開始時点では前記第１制御信号
発生手段からの制御信号で被制御論理部を制御し、その
後必要に応じ前記第２制御信号発生手段に制御を移し、
命令終了まで該第２制御信号発生手段からの制御信号で
被制御論理部を制御することを特徴とする情報処理装置
。
（２）前記第２制御信号発生手段に制御を移した後、／
久要に応じて再び前記第１制御信号発生手段に制御を移
すことを特徴とする特許請求の範囲第１項記載の情報処
理装置。
（３）　前記第１制御信号発生手段はノ）−ドワイアド
論理による制御形式をとシ、前記第２制御信号発生手段
はマイクロブ四グラムによる制御形式をとることを特徴
とする特許請求の範囲第１項もしくは第２項記載の情報
処理装置。