JPS6161412B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置、詳しくは、デコード、
オペランド読出し、演算のそれぞれ独立なハード
ウエアを持ち、演算ステージをマイクロプログラ
ムで制御しているマイクロプログラム制御パイプ
ライン計算機に関するものである。

大型のデータ処理システムでは命令を高速に処
理するためパイプライン方式を採用している。こ
の方式では命令のデコード、オペランドアドレス
計算、オペランドの読み出し、演算の実行等の処
理に独立ハードウエアを使用し、複数の命令をオ
ーバラツプさせて一度に処理している。この場
合、演算の処理はマイクロプログラムで処理し、
その他はハードウエアで処理することが多い。命
令のデコード、オペランドアドレス計算、オペラ
ンドの読出しを制御しているユニツトを先行制御
ユニツト、演算の実行部を演算ユニツトと呼ぶこ
とにする。通常、マイクロプログラムの先頭アド
レスは先行制御ユニツトが与え、その後マイクロ
プログラムで次のアドレスを与えながら命令の処
理が進み、最後にマイクロプログラムがEOP
（End of Operation）を発して終了する。EOPが
送られてくると、先行制御ユニツトは次の先頭ア
ドレスを与え、上記の過程をくり返す。先行制御
ユニツトが与えるマイクロ命令アドレスを
ICSA、マイクロ命令アドレスレジスタをCSAR
と呼ぶ。

さて、先行制御ユニツトが発するICSAである
が、これが有効でない場合が生じる。例えば分岐
命令を先行制御ユニツトがデコードすると分岐先
命令の読出しを起動する。一方、デコード等の先
行制御は分岐不成功側の命令列を続行する。しか
るに演算ユニツトで分岐成功が判明すると、これ
まで先行制御の対象となつていた分岐不成功側を
キヤンセルし、分岐成功側に切り替える。従つて
分岐の判定がでるまでICSAも無効とせざるを得
ない。そこでICSAの有効ビツトを用意し、無効
なICSAは特定の値（例えばオール“０”）を
CSARにセツトすることによつて無効なICSAが
動作するのを防いでいる。この場合、特定番地の
マイクロ命令はEOPのみで（他はNO
OPERATION）、ICSAが有効になるのを持つて
いる。

ところで、マイクロ命令の実行はCSARにセツ
トされたアドレスに従つて制御メモリからマイク
ロ命令を読み出してデータレジスタ（CSDR）に
セツトし、これをデコードすることによつて行な
われる。LSIの進歩等により基本マシンサイクル
が短くなると、上記のようなCSARにアドレスが
セツトされてからCSDRにマイクロ命令がセツト
されるまでの時間も短くする必要があるが、これ
を従来の比で短くするには半導体の技術ばかりで
なく実装技術の進歩がないと実現できない。現在
のところ半導体技術の進歩の方が激しいので、従
来の方式と比べCSARのタイミングは前に出やす
くなつている。これは先行制御ユニツトからみる
と、従来よりもICSA及びICSAの有効ビツトの送
出タイミングが早くなることを意味している。さ
らにICSAよりもICSAの有効ビツトの方が回路段
数も多いので、CSARのタイミングに合わせるの
は殆んど不可能となつてきた。しかし、CSARの
タイミングに合わせるのは無理でもCSDRのタイ
ミングに合わせるのは可能である。例えばCSAR
に比べ、CSDRは3/4サイクル又は１サイクル遅
い。

本発明はこの点に着目し、CSDRのリセツト機
能を設けて、無効なICSAがセツトされたとき
は、それに対するCSDRの内容をリセツトするこ
とによつて誤動作を避けることを狙つたものであ
る。この場合、CSDRがリセツトされた状態を
EOPとし、他のフイールドはNOOP（NO
OPERATION）と定義する。これにより、ICSA
の有効ビツトのタイミングの問題は解決される。
又、この機能は分岐命令の予測失敗時に無効な
ICSAの実行を止め、有効なICSAを再セツトする
ことにも使え、これにより先回の制御でオーバラ
ンしたICSAの後処理が解決できる。さらに命令
の高速化のため、各命令（マクロ命令）で条件に
より複数のICSAを発生させたいとき、この条件
を検出してICSAを生成するには回路段数を多数
要するので、CSARにまにあわない。そこで１度
用意したICSAを無効化し、２度目に正しいICSA
をセツトする手段にも利用できる。

以下、本発明を図示の実施例を参照しながら詳
細に説明する。

第１図は本発明が対象とする情報処理装置の全
体構成図である。図において、１は先行制御装
置、２は演算装置、３は記憶装置、４は入出力制
御装置、５は入出力デバイスである。図では省略
したが、演算装置２はマイクロプログラムを格納
しているコントロールストレツジ（CS）を有し
ている。命令は記憶装置３より信号線１０を介し
て先行制御装置１へ読み出される。先行制御装置
１では、該命令をデコードし、記憶装置３に対し
てオペランドアドレスを送つてオペランドの読み
出しを起動し、さらに演算に必要なマイクロプロ
グラムを動かすため演算装置２へICSAを送る。
１４，１５，１６はそれぞれICSAを送出するた
めの信号線で、３ビツト、８ビツト、１ビツトで
構成されるとする。先行制御装置１で起動したオ
ペランドは信号線１０を通して該先行制御装置に
運ばれ、必要なキユーイングが行われた後、演算
装置２の所定のワークレジスタにセツトされる。
一方、演算装置２では、先行制御装置１から送ら
れたICSAをもとにマイクロプログラム制御方式
により所定の処理を実行し、それが終了すると信
号線１１によりEOPを先行制御装置１へ送る。
この信号線１１が“１”の時、次のCSARは１
４，１５のICSAが選ばれる。１２はICSAが有効
かどうかを示す信号線で、これが“１”のとき
ICSAが有効であることを示し、“０”は無効であ
り、CSDRをリセツトすることを指示する。１３
はICSAの再送出を指示する信号線、１７は命令
の１バイト目（IXGOP）を先行制御装置１から
演算装置２へ送出する信号線である。信号線１７
の内容は演算装置２で保存され、先行制御装置１
での分岐命令の予測が失敗したかどうかの判定に
用いる（第８図参照）。マイクロ命令はCSARに
より常に２ワード分読み出し、CSDRにセツトす
るときにどちらかを選択する方式をとつている。
信号線１６はこのときの選択に使われるものであ
る。７５０はキユウポインタのリセツトを指示す
る信号線である。

第２図は第１図の先行制御装置１をさらに詳細
に示した図である。記憶装置３より読み出された
命令は命令バツフア３０に貯えられる。その後、
適当な時期に命令バツフア３０より命令が４バイ
ト切り出され、命令レジスタ３１にセツトされ
る。オペランドアドレスはアドレス制御回路３
６、汎用レジスタ群（GPR）３７、アドレス加
算器３８等を使つて計算されレジスタ３９にセツ
トされる。このアドレス計算は周知であるので、
これ以上の説明は省略する。３３は本発明の特徴
となるICSA生成回路で、命令レジスタ３１の先
頭１バイト５０（オペレーシヨンコード）とビツ
ト１２−１５と再送出指示８０、キユーインポイ
ンタ５３、ICSAアウトポインタ７０を入力とし
て、信号線１４，１５，１６へICSAを及び信号
線１７へIXGOPを送出するものである。３２も
本発明の特徴となるICSA再セツト制御回路であ
る。即ち、各命令（マクロ命令）でユニークな
ICSAを与えるのが一般的であるが、性能の高速
化のため、各命令（マクロ命令）で条件により複
数のICSAを発生させることが必要である。この
場合、条件を求めてICSAに反映するには多数の
回路段数を要し、CSARのタイミングに間に合わ
ぬことが多い。そこでICSA再セツトの回路を用
意し、２度目に正しいICSAを送出させるように
したのが本発明の特徴である。ICSA再セツト制
御回路３２はオペレーシヨンコード５０と命令レ
ジスタ３１のビツト１２−１５とオペランドアド
レスの下３ビツト５２とキユーイングのインポイ
ンタ５３、アウトポインタ５４を入力として再セ
ツトの条件を求め、信号線１３にICSAの再送出
指示を発生させる。信号線１３が“１”のとき再
セツト必要で、“０”のとき不要である。

３４は周知のキユーイング制御回路、３５も周
知のデコード制御回路である。キユーイング制御
回路３４ではデコード制御回路３５の出力５５と
演算装置２から信号線１１を通して送られる
EOPを入力として、キユーインポインタ５３、
アウトポインタ５４、ICSAの有効ビツト１２を
発生させる。

第３図は第２図のICSA再セツト制御回路３２
をさらに詳細に示した図である。３００は｜Ｍ｜
−１＋CT2＞７を検出する回路である。こゝに｜
Ｍ｜は信号５１（命令レジスタ３１のビツト１２
−１５）の“１”の数を示し、CT２は信号５２
（オペランドアドレスの下３ビツト）を示す。こ
の回路はSTCM命令（Store Character under
Mask）に用いられる。即ち、STCM命令は第１
アドレスで指定された汎用レジスタのバイトが、
マスクビツト（命令レジスタ１３のビツト１２−
１５）により選択されて、第２アドレスで指定さ
れた位置から始まる記憶装置の連続した場所に格
納するものであるが、回路３００は、この命令が
８バイト境界を越えたストアをするかどうかを検
出するものである。３０１は信号５２が“000”
であるかを検出する回路、３０２は信号５２が
“111”であるかを検出する回路、３０３は信号５
２の下２ビツトが“00”であるかを検出する回路
である。３０５は命令例外（不当オペレーシヨン
コード）を検出する回路である。セレクタ３１０
ではオペレーシヨンコード５０をデコードするこ
とにより信号３００Ａ，３０１Ａ，３０２Ａ，３
０３Ａ，３０５Ａを選択する。選択された信号３
０６Ａはキユーインポインタ５３に従つてフリツ
プフロツプ４００，４０１，４０２の何れかにセ
ツトされる。これらの出力はキユーアウトポイン
タ５４によりセレクトされ、信号線１３にICSA
の再送出指示を出力する。一方、同一の信号が回
路４０３，４０４にセツトされ位相合わせされ
る。回路４０３の出力は信号１３Ａとしてキユー
イング制御回路３４へ出力し、回路４０４の出力
は信号８０としてICSA生成回路３３へ出力す
る。

第４図は第３図のセレクタ３１０の選択動作を
表にまとめたものである。即ち、５０のオペレー
シヨンコードにより信号３００Ａ，３０１Ａ，３
０２Ａ，３０３Ａ，３０５Ａのいずれかが選択さ
れる。こゝで、STH（Store Halfword）、ST
（Store）、STD（Store：長精度）、STE（Store：
短精度）、CEI（Convert Floating to lnteger）、
CDI（CEIと同じ）、STM（Store Multiple）、
STCMは命令であるが、その定義は省略する。第
５図は第３図の命令例外検出回路３０５の動作を
表にまとめたもので、オペレーシヨンコードとし
て定義されていないコードの場合、出力３０５Ａ
が“１”となる。

こゝで、第３図のセレクタ３１０の出力３０６
Ａが“１”となる場合をまとめると、 (i) 命令例外を検出したとき（３０５Ａ） (ii) STCM命令でオペランドが８バイト境界を越
えたとき（３００Ａ） (iii) STD命令でオペランドアドレスが８バイト
境界にないとき（３０１Ａ） (iv) STH命令でオペランドアドレスの下３ビツ
トが“111”のとき（３０２Ａ） (v) ST、STE、CEI、CDI、STM命令でオペラ
ンドアドレスが４バイト境界にないとき（３０
３Ａ） のいずれかが成り立つときである。

第６図は第２図のICSA生成回路３３をさらに
詳細に示した図である。ICSAは12ビツトから成
り立つている。もちろんこれを拡張することは容
易である。上位の３ビツト１４はセレクタ７２０
で信号８０（第３図参照）の値により“010”ま
たは“001”のどちらかが選ばれる。こゝに信号
８０が“１”のとき（ICSA再セツトを示す）は
“010”が選ばれる。一方、信号５０のオペレーシ
ヨンコード８ビツトはキユーインポインタ５３に
よりフリツプフロツプ群６１０，６１１，６１２
のいずれかにセツトされた後、ICSAアウトポイ
ンタ７０に従つてセレクトされ、信号線１５に
ICSAの下位８ビツトとして出力される。残りの
１ビツトはセレクタ８２０を介した信号が８４０
でラツチされ、信号１６として出力される。この
信号１４，１５に比べ3/4〜１サイクル遅くて間
に合う。セレクタ８２０は信号８０２が“１”の
とき信号８１５、“０”のとき“０”を選ぶ。デ
コーダ８０１のデコード結果が“１”で信号８０
が“０”（ICSA再セツトケースでない）のとき、
信号８０２が“１”となる。こゝにデコーダ８０
１はSTCM命令をデコードすると、その出力を
“１”とするものである。８４１は信号５１が
“000”であることを検出する回路である。即ち、
STCM命令でICSA再セツトケースでないときは
信号８１５を選び、そうでないときは“０”を選
ぶ。

いまSTCM命令の場合に注目するに、第３図よ
り信号３００Ａが“１”のときはICSAを再セツ
トし、“０”のときは第６図の信号８１５に従う
ということで、ICSAに３つのパタンが存在する
ことがわかる。同一命令（マクロ命令）でICSA
が２つ以下の場合は第６図の信号線１６の出力を
かえることにより実現できる。信号線１６の出力
は前述した通り信号線１４，１５と比べて遅くて
よいので回路段数に余裕ができ、相当の論理がく
める。しかし、STCM命令のようにICSAが３つ
以上の場合には信号線１６の細工のみでは不可能
で、信号線１４，１５の値をかえる必要がある。
これらは回路段数に余裕がないので、本発明のよ
うにICSA再セツトの技術が必要となるのであ
る。

第７図は第２図のキユーイング制御回路３４を
さらに詳細に示した図である。信号５５（第２図
のデコード制御回路３５の出力）はデコードが成
功したことを示す信号で、フリツプフロツプ７０
８の出力５３（キユーインポインタ）によりフリ
ツプフロツプ７０５，７０６，７０７の何れかに
セツトされる。これらの出力はフリツプフロツプ
７００の出力５４でセレクタ７３２を選び、信号
１２を出力する。これが前述したICSAの有効ビ
ツトとなる。キユーインポインタ５３はフリツプ
フロツプ７０８，７０９、カウンタ７３３により
作成される。フリツプフロツプ７０８の入力は初
期値“０”かフリツプフロツプ７０９の出力であ
る。初期値“０”が選ばれるのは、演算装置２よ
りの信号７５０が“１”のときである。これは先
行制御装置１をリセツトしたとき“１”となる。
フリツプフロツプ７０８は信号５５が“１”のと
き＋１の値をセツトする。キユーアウトポインタ
５４はフリツプフロツプ７００，７０１とカウン
タ７１０で作成される。フリツプフロツプ７００
の入力はフリツプフロツプ７０８と同様に初期値
“０”かフリツプフロツプ７０１の出力である。
初期値“０”が選ばれるのは信号７５０が“１”
のときであり、これもフリツプフロツプ７０８の
入力と同様である。フリツプフロツプ７００はフ
リツプフロツプ７０４が“１”のとき＋１の値を
セツトする。フリツプフロツプ７０４は信号線１
１のEOPと信号線１２のICSAの有効ビツトの両
方の条件が成り立つときフリツプフロツプ７０４
にセツトされる。即ち、EOPでICSAが有効のと
きフリツプフロツプ７００が＋１される。ICSA
アウトポインタ７０はフリツプフロツプ７０１と
７００のデイレイ７０２のいずれかを保持するフ
リツプフロツプ７０３の出力である。セレクタ７
３１は信号１３Ａ（第３図参照）が“１”のとき
フリツプフロツプ７０２を選ぶように働く。即
ち、ICSA再セツトの場合は、フリツプフロツプ
７０２の方から更新される前の値を選択する。な
お、上記キユーイングポインタ、キユーアウトポ
インタの各フリツプフロツプなどは実際には複数
ビツトから成り、従つて、これらフリツプフロツ
プの入出力線も実際には複数ビツトで構成され
る。

第８図は第１図の演算装置２を詳細に示した図
である。CS（コントロールストレツジ）は２バ
ンク９０１と９０２により構成され、アドレスは
CSAR６００で与えられる。CS９０１，９０２
から読み出されたデータ（マイクロ命令）は信号
９２０Ａによりセレクトされ、CSDR９０４にセ
ツトされる。CSDR９０４のマイクロ命令は次の
アドレスを指定するBAフイールド９３０、テス
ト条件をきめるＴフイールド９３１、処理の終了
を示すEOPフイールド１１、その他の雑制御
MISCフイールド９３２、その他に分割される。
本実施例ではBAフイールド９３０は11ビツト、
Ｔフイールド９３１は７ビツト、EOPフイール
ド１１は１ビツト、雑制御フイールド９３２は７
ビツト、その他は113ビツトであるとする。９０
３は本発明の特徴となるCS制御回路で、先行制
御装置１からのCSAR有効ビツト１２、ICSA再
セツト信号１３、及び演算装置内のEOPフイー
ルド１１、分岐命令制御回路９０９からの信号１
０１を入力として、CSDR９０４のリセツト信号
１０２、演算ステージを止める信号１０３、ラツ
チ回路９０６のセレクタを制御する信号１０４を
生成する。９０８はMISCフイールド９３２のデ
コーダで、９０９はCC（コンデイシヨンコー
ド）１００とデコーダ９０８の出力９０８Ａとラ
ツチ回路９０６の出力９０６Ｂを入力として先行
制御装置１の分岐命令予測が失敗したかどうかを
判定し、失敗した場合は出力１０１を“１”とす
る分岐命令制御回路である。ラツチ回路９０６は
先行制御装置１からの命令部１バイト目又は信号
９２０Ａを切りかえて保持する回路であり、加算
器９０７で更新可能である。このラツチ回路９０
６の前半４ビツトが信号９０６Ｂとして分岐命令
制御回路９０９への入力となる。ラツチ回路９０
６の入力は信号１０４が“１”のとき信号１７
（IXGOP）を選び、そうでないとき信号９２０Ａ
を選ぶように働く。CSAR６００の入力はEOP１
１が“１”のときICSA１４を選び、そうでない
ときBAフイールド９３０を選ぶ。同様に、セレ
クタ９２０もEOP１１が“１”のときICSA１６
を選び、そうでないときテストマトリクス９０５
の出力９０５Ａを選ぶ。テストマトリクス９０５
はマイクロプログラム制御方式においては周知で
あるので、これ以上の説明を省略する。信号１０
２によるCSDR９０４のリセツトはフリツプフロ
ツプのリセツト線を用いても入力データをオール
“０”にすることでもどちらでも行える。

第９図は第８図の分岐命令制御回路９０９の動
作を説明する図で、イは命令形式、ロは制御回路
９０９の論理を表に示したものである。図イの命
令形式はBC（Branch on Condition）命令に適用
可能であり、そのビツト８−１１のマスクフイー
ルドＭ１が信号９０６Ｂとして分岐命令制御回路
９０９への入力となる。図ロから明らかなよう
に、信号１０１が“１”となるのは信号９０８Ａ
が“１”で分岐が成功と決定されたときである。
BC命令であることはMISCフイールド９３２の指
定により信号９０８Ａが“１”となることにより
わかる。

第１０図は第８図のCS制御回路９０３をさら
に詳細に示した図である。図により、信号１０４
が“１”となるのはEOP１１が“１”でCSARが
有効ビツト１２が“１”となるときである。
CSDRリセツト信号１０２が“１”となるのは、
先行制御装置１からのICSA再セツト信号１３が
“１”となるか、分岐予測失敗信号１０１が
“１”となるか、EOP１１が“１”のときICSA
有効ビツト１２が“０”であるかの３条件の何れ
かが成り立つときである。またステージストツプ
信号１０３が“１”となるのは、分岐予測失敗信
号１０１が“０”のとき及びICSA再セツト信号
１３が“１”のときの２サイクルの間である。

第１１図はステージ信号CSAR６００、CSDR
９０４の基本タイミングを表わしたもので、例え
ば第３ステージに対応するCSDR９０４は第２サ
イクル、CSAR６００は第１サイクルにセツトさ
れることを示している。

第１２図は分岐予測失敗信号１０１が“１”の
ときのステージ信号６００，９０４のタイミング
を示したものである。信号１０１が第１サイクル
で“１”となると、ステージストツプ信号１０３
を“１”として第２サイクルのステージを止め
る。同時にCSDRリセツト信号１０２を“１”と
して第２サイクルのCSDRをリセツトする。これ
により第２サイクルでCSAR６００は正しい
ICSAをとりこみ、第３サイクルでCSDR９０４
がセツトされ、第４サイクルでステージ４が実行
される。第３サイクルの第３ステージは止まらな
いが、第２サイクルでCSDRがリセツトされてい
るので“NO OPERATION”を実行する。第１
サイクルでセツトされたCSDRは第２ステージを
止めることによりNO OPERATION化してい
る。以上の制御により２サイクル分のICSAを無
効化して、先行制御装置１での分岐予測失敗によ
るICSAのオーバランを防いでいる。

第１３図はICSA再セツト信号１３が“１”の
ときのステージ信号６００，９０４のタイミング
を示したものである。信号１３が第２サイクルに
“１”になると２サイクル間ステージストツプ信
号１０３を“１”にして第３ステージ、第４ステ
ージを止めて、この間、CSAR６００を入れか
え、CSDR９０４をセツトし直す。第３サイクル
でCSDRリセツト信号１０２が“１”となり、
CSDR９０４をリセツトする。これによりEOP１
１が“１”となるので、同一サイクルでCSAR６
００にICSAを再セツトする。これにより２サイ
クル前の第１サイクルにセツトしたICSAが再セ
ツトされたことになる。第３サイクルにCSAR６
００がセツトされたことにより、第４サイクルに
CSDR９０４がセツトされ、第５サイクルのステ
ージが実行される。以上のように第３、第４サイ
クルのステージを止める間にCSAR６００、
CSDR９０４の再セツトを完了してしまう。

【図面の簡単な説明】

第１図は本発明にかゝる情報処理装置の一実施
例の全体構成図、第２図は第１図の先行制御装置
１の詳細図、第３図は第２図のICSA再セツト制
御回路３２の詳細図、第４図は第３図のセレクタ
３１０の動作を示した図、第５図は第３図の命令
例外検出回路３０５の動作を示した図、第６図は
第２図のICSA成生回路３３の詳細図、第７図は
第２図のキユーイング制御回路３４の詳細図、第
８図は第１図の演算装置２の詳細図、第９図は第
８図の分岐命令制御回路９０９の論理説明図、第
１０図は第８図のCS制御回路９０３の詳細図、
第１１図乃至第１３図は本発明による場合のステ
ージの遷移を説明するためのタイミング図であ
る。 １……先行制御装置、２……演算装置、３……
記憶装置、４……入出力制御装置、５……入出力
装置、３０……命令バツフア、３１……命令レジ
スタ、３２……ICSA再セツト制御回路、３３…
…ICSA生成回路、６００……マイクロ命令アド
レスレジスタ（CSAR）、９０１，９０２……コ
ントロールストレツジ（CS）、９０３……CS制
御回路、９０４……マイクロ命令データレジスタ
（CSDR）、９０９……分岐命令制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 命令のデコード、オペランドアドレス計算、
   オペランド読出し等を制御する先行制御装置と、
   演算の処理をマイクロプログラム制御方式により
   行う演算装置とを具備し、複数の命令をオーバラ
   ツプさせて一度に処理するパイプライン形式の情
   報処理装置において、マイクロプログラム格納用
   コントロールストレツジから読出したマイクロ命
   令を保持するレジスタをリセツトし、そのマイク
   ロ命令を無効化する手段と、前記先行制御装置が
   与えるマイクロ命令先頭アドレスとマイクロプロ
   グラムが与えるマイクロ命令アドレスを選択して
   次マイクロ命令アドレスとする際、一度指示した
   前記マイクロ命令先頭アドレスを無効化して再セ
   ツトを指示する手段とを設けたことを特徴とする
   情報処理装置。 ２ 特許請求の範囲第１項記載の情報処理装置に
   おいて、先行制御装置で分岐命令の先回り制御を
   行う場合、該先回りの予測失敗を検出し、その検
   出信号をうけて一度指示したマイクロ命令先頭ア
   ドレスを無効化し、再セツトすることを特徴とす
   る情報処理装置。