JPH0650465B2 - 分岐制御回路 - Google Patents
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- JPH0650465B2 JPH0650465B2 JP1266158A JP26615889A JPH0650465B2 JP H0650465 B2 JPH0650465 B2 JP H0650465B2 JP 1266158 A JP1266158 A JP 1266158A JP 26615889 A JP26615889 A JP 26615889A JP H0650465 B2 JPH0650465 B2 JP H0650465B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はパイプライン方式データ処理装置の分岐制御回
路、特に分岐によるパイプラインの乱れを最小に抑制す
る分岐制御回路に関するものである。
路、特に分岐によるパイプラインの乱れを最小に抑制す
る分岐制御回路に関するものである。
（従来の技術） パイプライン方式のデータ処理装置においては命令の実
行処理が高速に行なえるため、現在においては多くのデ
ータ処理装置がパイプライン方式を採用している。
行処理が高速に行なえるため、現在においては多くのデ
ータ処理装置がパイプライン方式を採用している。
パイプライン方式の構成の一例を挙げれば、命令フェッ
チ段、命令デコード段、実効アドレス計算段、オペラン
ドフェッチ段、命令実行段の５つのパイプライン段で構
成されており、命令はメモリから逐次的に読出され、各
パイプライン段（ステージ）を順に流れて処理が行なわ
れる。すなわち、各パイプライン段で異なる命令が処理
され、パイプラインの流れに乱れがない処理状態で最高
の性能が得られることになる。
チ段、命令デコード段、実効アドレス計算段、オペラン
ドフェッチ段、命令実行段の５つのパイプライン段で構
成されており、命令はメモリから逐次的に読出され、各
パイプライン段（ステージ）を順に流れて処理が行なわ
れる。すなわち、各パイプライン段で異なる命令が処理
され、パイプラインの流れに乱れがない処理状態で最高
の性能が得られることになる。
したがって、非パイプライン方式のデータ処理において
は、各処理段ごとに１マシンサイクル要する場合に１命
令の実行に５マシンサイクル必要であるのに対し、パイ
プライン方式では前記乱れのない最高の性能状態では１
マシンサイクル毎に命令が実行されるので５倍の性能が
得られる。
は、各処理段ごとに１マシンサイクル要する場合に１命
令の実行に５マシンサイクル必要であるのに対し、パイ
プライン方式では前記乱れのない最高の性能状態では１
マシンサイクル毎に命令が実行されるので５倍の性能が
得られる。
（発明が解決しようとする課題） しかしながら、パイプライン方式においては、分岐命令
により分岐が行なわれた時に命令の流れが乱れてしま
い、当該分岐命令以降の命令ですでにパイプライン中で
処理が進んでいるものが無効にされ、分岐先の命令から
処理を再開しなければならなくなってしまう。その結
果、性能の低下を招くことになっている。
により分岐が行なわれた時に命令の流れが乱れてしま
い、当該分岐命令以降の命令ですでにパイプライン中で
処理が進んでいるものが無効にされ、分岐先の命令から
処理を再開しなければならなくなってしまう。その結
果、性能の低下を招くことになっている。
上記の問題に対処する方式として、分岐予測による処理
方式が提案されている。この方式では分岐命令ごとの分
岐予測情報により分岐が成功するか否かを予測し、成功
すると予測した場合には、当該分岐命令実行前に、分岐
先命令を先に実行することによりパイプラインの乱れを
少なくしている。
方式が提案されている。この方式では分岐命令ごとの分
岐予測情報により分岐が成功するか否かを予測し、成功
すると予測した場合には、当該分岐命令実行前に、分岐
先命令を先に実行することによりパイプラインの乱れを
少なくしている。
しかし上記の方式では、分岐先のアドレスを何らかの手
段で求める必要がある。
段で求める必要がある。
分岐先のアドレスを求める方式として命令フェッチ段で
対応表を引く方式がある。
対応表を引く方式がある。
第１０図は、従来技術による分岐制御において対応表を
引く方式を示す。
引く方式を示す。
同図に示すように、分岐命令ＢＩのアドレスと分岐先命
令ＴＩの分岐先アドレスの対応表を持たせておいて、命
令フェッチ段あるいは命令デコード段で対応表を引き、
分岐先のアドレスを得ている。そして分岐命令ＢＩの分
岐が成功すると予測された場合には、対応表から得た分
岐先アドレスから命令フェッチを開始するようになって
いる。したがって、確かに、従来方式においても第１０
図に示すように分岐予測が成功（ヒット）した場合には
分岐に伴なう乱れは最小に抑えられる。
令ＴＩの分岐先アドレスの対応表を持たせておいて、命
令フェッチ段あるいは命令デコード段で対応表を引き、
分岐先のアドレスを得ている。そして分岐命令ＢＩの分
岐が成功すると予測された場合には、対応表から得た分
岐先アドレスから命令フェッチを開始するようになって
いる。したがって、確かに、従来方式においても第１０
図に示すように分岐予測が成功（ヒット）した場合には
分岐に伴なう乱れは最小に抑えられる。
しかしながら、上記従来技術による方式においては、対
応表を用いるため該対応表の内容に相当するハードウェ
ア量が大となってしまうので、対応表のエントリ数を多
くすることはできない問題があった。
応表を用いるため該対応表の内容に相当するハードウェ
ア量が大となってしまうので、対応表のエントリ数を多
くすることはできない問題があった。
一方、対向表に対するエントリ数を小さくしようとする
と、第１１図に示すように、対応表にアクセスした場合
に不成功（ミスヒット）する比率も高くなる。すなわ
ち、ミスヒットする比率が高くなるということは、分岐
命令ＢＩの分岐予測が不可能となることを意味してい
る。
と、第１１図に示すように、対応表にアクセスした場合
に不成功（ミスヒット）する比率も高くなる。すなわ
ち、ミスヒットする比率が高くなるということは、分岐
命令ＢＩの分岐予測が不可能となることを意味してい
る。
このように従来のパイプライン方式による命令の実行処
理においては、分岐予測をヒットさせようとするとハー
ドウェア量も大となってしまい、一方対応表に対するエ
ントリ数を少なくすると分岐予測がミスヒットしてしま
い、パイプラインの乱れを生じてしまうという二律背反
の問題があった。
理においては、分岐予測をヒットさせようとするとハー
ドウェア量も大となってしまい、一方対応表に対するエ
ントリ数を少なくすると分岐予測がミスヒットしてしま
い、パイプラインの乱れを生じてしまうという二律背反
の問題があった。
［発明の構成］ （課題を解決するための手段） 本発明は上記の問題点を解決するためになされたもの
で、その目的は、少ないハードウェア構成により、分岐
命令によるパイプラインの乱れを最小に抑えることので
きる分岐制御回路を提供することである。
で、その目的は、少ないハードウェア構成により、分岐
命令によるパイプラインの乱れを最小に抑えることので
きる分岐制御回路を提供することである。
このため本発明においては、通常の主デコード回路の外
に副デコード回路を設け、出現頻度の高い短縮形の相対
分岐命令のみを前記副デコード回路で分岐予測するよう
に構成している。
に副デコード回路を設け、出現頻度の高い短縮形の相対
分岐命令のみを前記副デコード回路で分岐予測するよう
に構成している。
（作用） したがって、分岐先アドレスを記憶しておくメモリが不
要となると共に分岐命令のアドレスと該命令中のディス
プレースメントとを加算することにより分岐先アドレス
を得ることができる。したがって、セレクタと加算を用
いるだけで分岐制御回路が構成できる。
要となると共に分岐命令のアドレスと該命令中のディス
プレースメントとを加算することにより分岐先アドレス
を得ることができる。したがって、セレクタと加算を用
いるだけで分岐制御回路が構成できる。
（実施例） 第１図は本発明による分岐制御回路の一実施例を示す。
図示の分岐制御命令は、命令フェッチ段からの命令を保
持する命令バッファ１０１、短縮形の相対分岐命令のみ
をデコードする副デコード回路１０２、および一般形の
相対分岐命令をデコードする主デコード回路１０３から
構成されている。
持する命令バッファ１０１、短縮形の相対分岐命令のみ
をデコードする副デコード回路１０２、および一般形の
相対分岐命令をデコードする主デコード回路１０３から
構成されている。
動作においては、副デコード回路１０２において短縮形
の相対分岐命令のみをデコードして分岐予測を行ない、
主デコード回路１０３は命令バッファの先頭に格納され
ている命令を信号線１０６を介して入力し、それをデコ
ードして以降の処理に適する内部命令へと変換し、信号
線１０９へ出力し、一般形の相対分岐命令の分岐予測を
おこない、分岐先アドレスを信号線１１１へ、そのアド
レスが有効であることを分岐先アドレス有効信号線１１
０へ出力する。
の相対分岐命令のみをデコードして分岐予測を行ない、
主デコード回路１０３は命令バッファの先頭に格納され
ている命令を信号線１０６を介して入力し、それをデコ
ードして以降の処理に適する内部命令へと変換し、信号
線１０９へ出力し、一般形の相対分岐命令の分岐予測を
おこない、分岐先アドレスを信号線１１１へ、そのアド
レスが有効であることを分岐先アドレス有効信号線１１
０へ出力する。
第２図は、本発明に用いられる命令のフォーマットを示
す。図示したように該命令フォーマットは１ハーフワー
ド（ＨＷ）を基本単位とし、可変長となっている。１Ｈ
Ｗの命令は分岐情報を示すＢＩ部と命令機能およびオペ
ランド情報を示すＩＮＳＴ部から構成される。ＢＩ部は
本実施例では１ビットであり、ＢＩ部に続くＩＮＳＴ部
が分岐命令の先頭で、かつその分岐命令の分岐が成功す
ると予測されるとき“１”であり、それ以外は“０”で
あり、ＩＮＳＴ部は１６ビットにしている。命令バッフ
ァへは後述するように４ＨＷ単位でアライメントのとれ
た４ＨＷの命令が一度に命令フェッチ部から与えられ
る。また命令バッファ１０１は格納している命令の先頭
３ＨＷ分を第１図の信号線１０６を介して主デコード回
路１０３へ出力する。
す。図示したように該命令フォーマットは１ハーフワー
ド（ＨＷ）を基本単位とし、可変長となっている。１Ｈ
Ｗの命令は分岐情報を示すＢＩ部と命令機能およびオペ
ランド情報を示すＩＮＳＴ部から構成される。ＢＩ部は
本実施例では１ビットであり、ＢＩ部に続くＩＮＳＴ部
が分岐命令の先頭で、かつその分岐命令の分岐が成功す
ると予測されるとき“１”であり、それ以外は“０”で
あり、ＩＮＳＴ部は１６ビットにしている。命令バッフ
ァへは後述するように４ＨＷ単位でアライメントのとれ
た４ＨＷの命令が一度に命令フェッチ部から与えられ
る。また命令バッファ１０１は格納している命令の先頭
３ＨＷ分を第１図の信号線１０６を介して主デコード回
路１０３へ出力する。
第３図は本発明による予測制御回路において用いられる
短縮形および一般形の相対分岐命令フォーマットを示
す。該分岐命令はそのアドレスと命令中に含まれるディ
スプレースメントを加えた値を分岐先アドレスとして用
いる。すなわち、短縮形の相対分岐命令は命令長が１Ｈ
Ｗであり、ＩＮＳＴ部の０〜７ビットが相対分岐命令で
あることを示すオペレーションコード（ＯＰ）部であ
り、８〜１５ビットが８ビットのディスプレースメント
（＃ｄ８）を示す。一般形の相対分岐命令は、ディスプ
レースメントのサイズとして８ビット、１６ビット、３
２ビットを選ぶことができる。ディスプレースメントが
８ビットのときは相対分岐命令中のssファールドはooで
ある。この時、命令は２ＨＷであり、第１ＨＷが分岐命
令の機能を、第２ＨＷがディスプレースメントを示し、
ディスプレースメントの下位８ビットが有効である。デ
ィスプレースメントが１６ビットのときは相対分岐命令
中のＳＳフィールドは０１である。この時、命令は２Ｈ
Ｗであり、第１ＨＷが分岐命令の機能を、第２ＨＷがデ
ィスプレースメントを示す。ディスプレースメントが３
２ビットのときは相対分岐命令中のssフィールドは１０
である。この時、命令は３ＨＷであり、第１ＨＷが分岐
命令の機能を、第２ＨＷがディスプレースメントの上位
１６ビット、第３ＨＷがディスプレースメントの下位１
６ビットを示す。副デコード回路１０２が分岐予測する
命令は短縮形の相対分岐命令に限定される。第４図は第
１図に示した副デコード回路１０２の詳細な構成を示
す。
短縮形および一般形の相対分岐命令フォーマットを示
す。該分岐命令はそのアドレスと命令中に含まれるディ
スプレースメントを加えた値を分岐先アドレスとして用
いる。すなわち、短縮形の相対分岐命令は命令長が１Ｈ
Ｗであり、ＩＮＳＴ部の０〜７ビットが相対分岐命令で
あることを示すオペレーションコード（ＯＰ）部であ
り、８〜１５ビットが８ビットのディスプレースメント
（＃ｄ８）を示す。一般形の相対分岐命令は、ディスプ
レースメントのサイズとして８ビット、１６ビット、３
２ビットを選ぶことができる。ディスプレースメントが
８ビットのときは相対分岐命令中のssファールドはooで
ある。この時、命令は２ＨＷであり、第１ＨＷが分岐命
令の機能を、第２ＨＷがディスプレースメントを示し、
ディスプレースメントの下位８ビットが有効である。デ
ィスプレースメントが１６ビットのときは相対分岐命令
中のＳＳフィールドは０１である。この時、命令は２Ｈ
Ｗであり、第１ＨＷが分岐命令の機能を、第２ＨＷがデ
ィスプレースメントを示す。ディスプレースメントが３
２ビットのときは相対分岐命令中のssフィールドは１０
である。この時、命令は３ＨＷであり、第１ＨＷが分岐
命令の機能を、第２ＨＷがディスプレースメントの上位
１６ビット、第３ＨＷがディスプレースメントの下位１
６ビットを示す。副デコード回路１０２が分岐予測する
命令は短縮形の相対分岐命令に限定される。第４図は第
１図に示した副デコード回路１０２の詳細な構成を示
す。
同図に示した副デコード回路１０２は、命令ラッチ４０
１、フェッチＰＣ４０２、セレクタ４０３、分岐命令デ
コード回路４０４、および加算器４０５で構成されてい
る。
１、フェッチＰＣ４０２、セレクタ４０３、分岐命令デ
コード回路４０４、および加算器４０５で構成されてい
る。
動作においては、命令フェッチ部から線１０４を介して
読み出された４ＨＷの命令は命令ラッチ４０１に格納さ
れ、線１０５を介して読み出された命令の先頭アドレス
がフェッチＰＣ４０２へ格納される。フェッチＰＣのビ
ット３１は最小命令単位がＨＷであるので常に０であ
る。命令は４ＨＷ単位でアライメントがとれており、フ
ェッチＰＣ４０２のアドレスの２９，３０ビットが“０
０”の命令がＩＮＳＴの０〜１５ビット、“０１”の命
令がＩＮＳＴの１６〜３１ビット、“１０”の命令がＩ
ＮＳＴの３２〜４７ビット、“１１”の命令がＩＮＳＴ
の４８〜６３ビットへ格納される。命令が逐次的にフェ
ッチされているときはフェッチＰＣのビット位置２９，
３０は００であり、命令ラッチの４ＨＷすべてが有効で
ある。分岐先の命令がフェッチされた場合はフェッチＰ
Ｃの２９，３０は分岐先のアドレスとなり、命令ラッチ
はそのアドレス以降が有効である。例えば、フェッチＰ
Ｃの２９，３０が１０のときは命令ラッチのＩＮＳＴの
３２〜６３ビット、ＢＩの２〜３ビットが有効となる。
セレクタ４０３は命令ラッチのＢＩ０〜３とフェッチＰ
Ｃの２９，３０ビットより命令ラッチの４ＨＷの内、１
ＨＷを選択し、分岐命令デコード回路４０４を加算器４
０５へ出力する。
読み出された４ＨＷの命令は命令ラッチ４０１に格納さ
れ、線１０５を介して読み出された命令の先頭アドレス
がフェッチＰＣ４０２へ格納される。フェッチＰＣのビ
ット３１は最小命令単位がＨＷであるので常に０であ
る。命令は４ＨＷ単位でアライメントがとれており、フ
ェッチＰＣ４０２のアドレスの２９，３０ビットが“０
０”の命令がＩＮＳＴの０〜１５ビット、“０１”の命
令がＩＮＳＴの１６〜３１ビット、“１０”の命令がＩ
ＮＳＴの３２〜４７ビット、“１１”の命令がＩＮＳＴ
の４８〜６３ビットへ格納される。命令が逐次的にフェ
ッチされているときはフェッチＰＣのビット位置２９，
３０は００であり、命令ラッチの４ＨＷすべてが有効で
ある。分岐先の命令がフェッチされた場合はフェッチＰ
Ｃの２９，３０は分岐先のアドレスとなり、命令ラッチ
はそのアドレス以降が有効である。例えば、フェッチＰ
Ｃの２９，３０が１０のときは命令ラッチのＩＮＳＴの
３２〜６３ビット、ＢＩの２〜３ビットが有効となる。
セレクタ４０３は命令ラッチのＢＩ０〜３とフェッチＰ
Ｃの２９，３０ビットより命令ラッチの４ＨＷの内、１
ＨＷを選択し、分岐命令デコード回路４０４を加算器４
０５へ出力する。
第５図は、フェッチＰＣ４０２の２９，３０ビットの状
態および分岐情報ＢＩ０〜ＢＩ３までのビット状態によ
ってセレクタ４０３の出力選択動作を示す。例えば、フ
ェッチＰＣの上記ビット位置が［１，０］でＢＩ［０］
＝０，ＢＩ［１］＝０、ＢＩ［２］＝１であれば、ＩＮ
ＳＴ［３２〜４７］ビット出力が選択される。
態および分岐情報ＢＩ０〜ＢＩ３までのビット状態によ
ってセレクタ４０３の出力選択動作を示す。例えば、フ
ェッチＰＣの上記ビット位置が［１，０］でＢＩ［０］
＝０，ＢＩ［１］＝０、ＢＩ［２］＝１であれば、ＩＮ
ＳＴ［３２〜４７］ビット出力が選択される。
セレクタ４０３は、命令ラッチ４０１内に分岐が成功す
ると予測される命令がある場合、その命令のＨＷが分岐
命令デコード回路４０４と加算器４０５へ出力される。
分岐が成功すると予測される命令がない場合は、すべて
１が出力される。分岐命令デコード回路４０４では、セ
レクタ４０３の出力の内上位の１バイトを入力する。こ
の１バイトの値が短縮形の相対分岐命令のオペコード部
と一致する場合は、分岐先アドレス有効信号１０９を出
力する。全て１のビットパターンは短縮形の相対分岐命
令のオペコード部ＯＰと一致しない。加算器４０５は、
セレクタの出力の下位１バイトを１ビット左シフトした
ものとフェッチＰＣの値を加算し、その結果を信号線１
０８に出力する。
ると予測される命令がある場合、その命令のＨＷが分岐
命令デコード回路４０４と加算器４０５へ出力される。
分岐が成功すると予測される命令がない場合は、すべて
１が出力される。分岐命令デコード回路４０４では、セ
レクタ４０３の出力の内上位の１バイトを入力する。こ
の１バイトの値が短縮形の相対分岐命令のオペコード部
と一致する場合は、分岐先アドレス有効信号１０９を出
力する。全て１のビットパターンは短縮形の相対分岐命
令のオペコード部ＯＰと一致しない。加算器４０５は、
セレクタの出力の下位１バイトを１ビット左シフトした
ものとフェッチＰＣの値を加算し、その結果を信号線１
０８に出力する。
第６図は、副デコード回路１０２で分岐予測を行なった
場合のパイプラインの流れを示す。
場合のパイプラインの流れを示す。
同図に示すように本発明においては、第１図の回路で副
デコード回路１０２は命令バッファ１０１に新たに入力
される命令をデコードし、主デコード回路１０３は命令
バッファの先頭の命令をデコードするので、第６図のサ
イクル１では副デコード回路１０２と主デコード回路１
０３は同時に異なる命令をデコードしている。したがっ
てこの場合に、分岐予測が成功すれば分岐によるパイプ
ラインの乱れはなくなる。
デコード回路１０２は命令バッファ１０１に新たに入力
される命令をデコードし、主デコード回路１０３は命令
バッファの先頭の命令をデコードするので、第６図のサ
イクル１では副デコード回路１０２と主デコード回路１
０３は同時に異なる命令をデコードしている。したがっ
てこの場合に、分岐予測が成功すれば分岐によるパイプ
ラインの乱れはなくなる。
第７図は、第１図に示した主デコード回路１０３の詳細
な構成を示す。
な構成を示す。
同図に示した主デコード回路１０１は、命令ラッチ７０
１、デコードＰＣ７０２、セレクタ７０３、デコード回
路７０４、第１の加算器７０５、および第２の加算器７
０６で構成されている。この主デコード回路１０１の命
令バッファ１０１から与えられる命令は３ＨＷであり、
命令ラッチ７０１に格納される。命令ラッチ７０１の第
１ＨＷ（ＢＩ［０］とＩＮＳＴ［０〜１５］）はデコー
ド回路７０４へ入力される。デコード回路７０４では、
与えられた命令を内部命令に変換し、それを信号線１０
９を介して実効アドレス計算部へ出力する。また、デコ
ードした命令長を第１の加算器７０６へ出力する。前記
第２の加算器７０６は、命令ラッチの第１ＨＷのアドレ
スを示すデコードＰＣ７０２とデコード回路の出力する
デコードした命令長を加える。次の命令が第１図の命令
バッファ１０１から入力されたときに第２の加算器７０
６の出力値はデコードＰＣ７０２に格納される。分岐が
成功したときは命令フェッチ部から信号線１０５を介し
て与えられる命令フェッチアドレスが、デコードＰＣ７
０２に格納される。デコード回路はＢＩ［０］が１で、
かつＩＮＳＴ［０〜１５］が一般形の相対分岐命令のビ
ットパターンと一致するとき分岐アドレス有効信号１１
０を出力する。このとき分岐先アドレスはセレクタ７０
３と第１の加算器７０５から計算されている。セレクタ
７０３は、一般形の相対分岐命令のディスプレースメン
トを選択する。一般形の相対分岐命令のディスプレース
メントのサイズは命令中のssフィールド（ＩＮＳＴ［６
〜７］）で示される。
１、デコードＰＣ７０２、セレクタ７０３、デコード回
路７０４、第１の加算器７０５、および第２の加算器７
０６で構成されている。この主デコード回路１０１の命
令バッファ１０１から与えられる命令は３ＨＷであり、
命令ラッチ７０１に格納される。命令ラッチ７０１の第
１ＨＷ（ＢＩ［０］とＩＮＳＴ［０〜１５］）はデコー
ド回路７０４へ入力される。デコード回路７０４では、
与えられた命令を内部命令に変換し、それを信号線１０
９を介して実効アドレス計算部へ出力する。また、デコ
ードした命令長を第１の加算器７０６へ出力する。前記
第２の加算器７０６は、命令ラッチの第１ＨＷのアドレ
スを示すデコードＰＣ７０２とデコード回路の出力する
デコードした命令長を加える。次の命令が第１図の命令
バッファ１０１から入力されたときに第２の加算器７０
６の出力値はデコードＰＣ７０２に格納される。分岐が
成功したときは命令フェッチ部から信号線１０５を介し
て与えられる命令フェッチアドレスが、デコードＰＣ７
０２に格納される。デコード回路はＢＩ［０］が１で、
かつＩＮＳＴ［０〜１５］が一般形の相対分岐命令のビ
ットパターンと一致するとき分岐アドレス有効信号１１
０を出力する。このとき分岐先アドレスはセレクタ７０
３と第１の加算器７０５から計算されている。セレクタ
７０３は、一般形の相対分岐命令のディスプレースメン
トを選択する。一般形の相対分岐命令のディスプレース
メントのサイズは命令中のssフィールド（ＩＮＳＴ［６
〜７］）で示される。
第８図は、第１ＨＷ中のssフィールドで指定されるビッ
ト状態とセレクタ７０３の選択出力との関係を示す。
ト状態とセレクタ７０３の選択出力との関係を示す。
すなわち、第７図において、第１の加算器７０５はデコ
ードＰＣ７０２の値とセレクタ７０３で選択された出力
である相対分岐命令のディスプレースメント値（第８図
中の各ＩＮＳＴのビット値）とを加算し分岐先アドレス
を求め信号線１１１を介して出力する。
ードＰＣ７０２の値とセレクタ７０３で選択された出力
である相対分岐命令のディスプレースメント値（第８図
中の各ＩＮＳＴのビット値）とを加算し分岐先アドレス
を求め信号線１１１を介して出力する。
第９図は、第７図を示した主デコード回路１０３で分岐
予測を行なった場合のパイプラインの流れを示す。すな
わち、前記主デコード回路１０３において、サイクル１
で分岐が成功すると予測された分岐命令ＢＩがデコード
され、サイクル２で分岐先命令ＴＩがフェッチされ、サ
イクル３でフェッチされた前記命令が主デコード回路１
０３で再びデコードされるため、分岐命令ＢＩと分岐先
命令ＴＩとの間のパイプラインの乱れは１サイクルとな
る。
予測を行なった場合のパイプラインの流れを示す。すな
わち、前記主デコード回路１０３において、サイクル１
で分岐が成功すると予測された分岐命令ＢＩがデコード
され、サイクル２で分岐先命令ＴＩがフェッチされ、サ
イクル３でフェッチされた前記命令が主デコード回路１
０３で再びデコードされるため、分岐命令ＢＩと分岐先
命令ＴＩとの間のパイプラインの乱れは１サイクルとな
る。
以上述べてきたように、本発明の実施例において分岐予
測情報を示すＢＩは１ＨＷ当り１ビットの場合につい
て、分岐予測が成功（ヒット）すれば“１”、不成功
（ミスヒット）であれば“０”とすることによって各分
岐毎に予測が行なえる点を説明した。
測情報を示すＢＩは１ＨＷ当り１ビットの場合につい
て、分岐予測が成功（ヒット）すれば“１”、不成功
（ミスヒット）であれば“０”とすることによって各分
岐毎に予測が行なえる点を説明した。
しかしながら、ＢＩ部を１ビットより多くして、過去複
数回の分岐の方向の履歴をＢＩ部に含むようにして、こ
れに基づいて分岐予測を行うようにしてもよい。
数回の分岐の方向の履歴をＢＩ部に含むようにして、こ
れに基づいて分岐予測を行うようにしてもよい。
さらに、主デコード回路１０３を改良し、短縮形の相対
分岐命令の内、無条件分岐命令で、ＢＩ部が“０”であ
って、副デコード回路１０２で分岐予測されなかったも
のを主デコード回路１０３において分岐予測されるよう
にしてもよい。
分岐命令の内、無条件分岐命令で、ＢＩ部が“０”であ
って、副デコード回路１０２で分岐予測されなかったも
のを主デコード回路１０３において分岐予測されるよう
にしてもよい。
［発明の効果］ 本発明による分岐制御回路の実施例においては主デコー
ド回路の外に副デコード回路を設けると共に、出現頻度
の高い短縮形の相対分岐命令のみを副デコード回路で分
岐予測するようにし、かつ分岐先アドレスを求めること
を分岐命令のアドレスと分岐命令中のディスプレースメ
ントを加算することによって得ているため、セレクタと
加算器の組合せの少ないハードウェアで構成することが
できる。また、本発明においては、分岐先アドレスを記
憶しておく必要がないので分岐先アドレス記憶用のメモ
リが不要となると共に、分岐予測が成功したときのパイ
プラインの乱れを最小に抑えることができる。
ド回路の外に副デコード回路を設けると共に、出現頻度
の高い短縮形の相対分岐命令のみを副デコード回路で分
岐予測するようにし、かつ分岐先アドレスを求めること
を分岐命令のアドレスと分岐命令中のディスプレースメ
ントを加算することによって得ているため、セレクタと
加算器の組合せの少ないハードウェアで構成することが
できる。また、本発明においては、分岐先アドレスを記
憶しておく必要がないので分岐先アドレス記憶用のメモ
リが不要となると共に、分岐予測が成功したときのパイ
プラインの乱れを最小に抑えることができる。
第１図は本発明による分岐制御回路の基本構成図、 第２図は本発明の分岐制御回路で用いられる命令フォー
マット図、 第３図は本発明の回路で用いられる各形の相対分岐命令
フォーマット図、 第４図は第１図の副デコード回路の詳細図、 第５図は第４図の各分岐予測情報、フェッチＰＣの各ビ
ット状態とセレクタ出力の関係を示す図、 第６図は副デコード回路での分岐予測動作を説明するパ
イプライン流れ図、 第７図は第１図の主デコード回路の詳細図、 第８図はss部のビット状態とセレクタ出力の関係図、 第９図は主デコード回路での分岐予測動作を説明するパ
イプライン流れ図、 第１０図は従来技術による分岐制御方式における分岐予
測成功の場合のパイプライン流れ図、 第１１図は従来技術による方式における分岐不成功の場
合のパイプライン流れ図である。 １０１……命令バッファ １０２……副デコード回路 １０３……主デコード回路
マット図、 第３図は本発明の回路で用いられる各形の相対分岐命令
フォーマット図、 第４図は第１図の副デコード回路の詳細図、 第５図は第４図の各分岐予測情報、フェッチＰＣの各ビ
ット状態とセレクタ出力の関係を示す図、 第６図は副デコード回路での分岐予測動作を説明するパ
イプライン流れ図、 第７図は第１図の主デコード回路の詳細図、 第８図はss部のビット状態とセレクタ出力の関係図、 第９図は主デコード回路での分岐予測動作を説明するパ
イプライン流れ図、 第１０図は従来技術による分岐制御方式における分岐予
測成功の場合のパイプライン流れ図、 第１１図は従来技術による方式における分岐不成功の場
合のパイプライン流れ図である。 １０１……命令バッファ １０２……副デコード回路 １０３……主デコード回路
Claims (1)
- 【請求項１】パイプライン方式によって分岐命令を含む
命令を実行処理するデータ処理装置において、命令フェ
ッチ段から命令バッファへ入力される命令群のうち短縮
形の相対分岐命令を処理すると共に前記命令内に含まれ
ている分岐情報から分岐が成功すると予測された場合
に、その分岐先アドレスを生成する副デコード回路と、
前記命令群のうち一般形の相対分岐命令を処理すると共
に前記命令内に含まれている分岐情報から分岐が成功す
ると予測された場合に、その分岐先アドレスを生成する
主デコード回路とを備えたことを特徴とする分岐制御回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266158A JPH0650465B2 (ja) | 1989-10-16 | 1989-10-16 | 分岐制御回路 |
| KR1019900016351A KR930005769B1 (ko) | 1989-10-16 | 1990-10-15 | 분기 제어회로 |
| US07/597,319 US5295248A (en) | 1989-10-16 | 1990-10-15 | Branch control circuit |
| DE69032463T DE69032463T2 (de) | 1989-10-16 | 1990-10-16 | Verzweigungssteuerschaltung |
| EP90119840A EP0423726B1 (en) | 1989-10-16 | 1990-10-16 | Branch control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266158A JPH0650465B2 (ja) | 1989-10-16 | 1989-10-16 | 分岐制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129432A JPH03129432A (ja) | 1991-06-03 |
| JPH0650465B2 true JPH0650465B2 (ja) | 1994-06-29 |
Family
ID=17427093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266158A Expired - Fee Related JPH0650465B2 (ja) | 1989-10-16 | 1989-10-16 | 分岐制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5295248A (ja) |
| EP (1) | EP0423726B1 (ja) |
| JP (1) | JPH0650465B2 (ja) |
| KR (1) | KR930005769B1 (ja) |
| DE (1) | DE69032463T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2761688B2 (ja) * | 1992-02-07 | 1998-06-04 | 三菱電機株式会社 | データ処理装置 |
| JP3345787B2 (ja) * | 1993-04-13 | 2002-11-18 | 三菱電機株式会社 | データ処理装置 |
| JPH09500989A (ja) * | 1993-05-14 | 1997-01-28 | インテル・コーポレーション | 分岐ターゲット・バッファにおける推論履歴 |
| US5724565A (en) * | 1995-02-03 | 1998-03-03 | International Business Machines Corporation | Method and system for processing first and second sets of instructions by first and second types of processing systems |
| TW380238B (en) * | 1996-12-09 | 2000-01-21 | Matsushita Electric Ind Co Ltd | Information processing apparatus which accurately predicts whether a branch is taken for a conditional branch instruction, using small-scale hardware |
| US5974538A (en) * | 1997-02-21 | 1999-10-26 | Wilmot, Ii; Richard Byron | Method and apparatus for annotating operands in a computer system with source instruction identifiers |
| US6134649A (en) * | 1997-11-17 | 2000-10-17 | Advanced Micro Devices, Inc. | Control transfer indication in predecode which identifies control transfer instruction and an alternate feature of an instruction |
| US6167506A (en) * | 1997-11-17 | 2000-12-26 | Advanced Micro Devices, Inc. | Replacing displacement in control transfer instruction with encoding indicative of target address, including offset and target cache line location |
| US6061786A (en) * | 1998-04-23 | 2000-05-09 | Advanced Micro Devices, Inc. | Processor configured to select a next fetch address by partially decoding a byte of a control transfer instruction |
| EP0953898A3 (en) | 1998-04-28 | 2003-03-26 | Matsushita Electric Industrial Co., Ltd. | A processor for executing Instructions from memory according to a program counter, and a compiler, an assembler, a linker and a debugger for such a processor |
| US6237087B1 (en) * | 1998-09-30 | 2001-05-22 | Intel Corporation | Method and apparatus for speeding sequential access of a set-associative cache |
| JP2001273138A (ja) * | 2000-03-24 | 2001-10-05 | Fujitsu Ltd | プログラム変換装置および方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3764988A (en) * | 1971-03-01 | 1973-10-09 | Hitachi Ltd | Instruction processing device using advanced control system |
| JPS5848144A (ja) * | 1981-09-16 | 1983-03-22 | Nec Corp | デ−タ処理装置の分岐命令制御方式 |
| US4991080A (en) * | 1986-03-13 | 1991-02-05 | International Business Machines Corporation | Pipeline processing apparatus for executing instructions in three streams, including branch stream pre-execution processor for pre-executing conditional branch instructions |
| GB8728493D0 (en) * | 1987-12-05 | 1988-01-13 | Int Computers Ltd | Jump prediction |
| JPH02287626A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | パイプライン方式の分岐命令制御装置 |
-
1989
- 1989-10-16 JP JP1266158A patent/JPH0650465B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-15 KR KR1019900016351A patent/KR930005769B1/ko not_active IP Right Cessation
- 1990-10-15 US US07/597,319 patent/US5295248A/en not_active Expired - Lifetime
- 1990-10-16 EP EP90119840A patent/EP0423726B1/en not_active Expired - Lifetime
- 1990-10-16 DE DE69032463T patent/DE69032463T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03129432A (ja) | 1991-06-03 |
| EP0423726B1 (en) | 1998-07-08 |
| KR930005769B1 (ko) | 1993-06-24 |
| EP0423726A2 (en) | 1991-04-24 |
| KR910008565A (ko) | 1991-05-31 |
| EP0423726A3 (en) | 1992-09-16 |
| US5295248A (en) | 1994-03-15 |
| DE69032463D1 (de) | 1998-08-13 |
| DE69032463T2 (de) | 1998-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |