JPS5848144A - デ−タ処理装置の分岐命令制御方式 - Google Patents
デ−タ処理装置の分岐命令制御方式Info
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- JPS5848144A JPS5848144A JP14690781A JP14690781A JPS5848144A JP S5848144 A JPS5848144 A JP S5848144A JP 14690781 A JP14690781 A JP 14690781A JP 14690781 A JP14690781 A JP 14690781A JP S5848144 A JPS5848144 A JP S5848144A
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- 238000000034 method Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000001217 buttock Anatomy 0.000 description 1
- 210000000003 hoof Anatomy 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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-
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ζＯ−―はデーｐａｙｓ装置における分線命令制御方式
４１に分岐アドレスが命令アドレスに対してＩＩ対的
なアドレスとして親ｊＩ畜れる分絨命令の制御方式に闘
する４のである。
４１に分岐アドレスが命令アドレスに対してＩＩ対的
なアドレスとして親ｊＩ畜れる分絨命令の制御方式に闘
する４のである。
°従来よ１毫゛性能を費求畜れるブールｍ履装置にシい
ては命令０４ｔ−格納する命令専用記憶バッファと、・
オペランドＯみを格納するオペツシド専用記憶バッファ
とを備え、命令０＠ＩＩは一例として１１１１１に示す
ように命令フェッチ（捕捉）１１アドレス計算ム、オペ
ランドフェッチ０、演算実行１の各フェーズｔＳ次実行
することｔ高１！０パイプライン制御で行ってき九〇 このようなデータ処ｍ装置Ｋかける分岐命令、％に第２
ＷＪＫ示すように分岐アドレスがペースレ令の命令アド
レｘｔＩｃとしえとき、分岐アドレスがＩＣ＋ＤＫよっ
て得られるような分岐命令Ｏ奥行は、従−来より以下の
ような制御方式によって制御されてきた。
ては命令０４ｔ−格納する命令専用記憶バッファと、・
オペランドＯみを格納するオペツシド専用記憶バッファ
とを備え、命令０＠ＩＩは一例として１１１１１に示す
ように命令フェッチ（捕捉）１１アドレス計算ム、オペ
ランドフェッチ０、演算実行１の各フェーズｔＳ次実行
することｔ高１！０パイプライン制御で行ってき九〇 このようなデータ処ｍ装置Ｋかける分岐命令、％に第２
ＷＪＫ示すように分岐アドレスがペースレ令の命令アド
レｘｔＩｃとしえとき、分岐アドレスがＩＣ＋ＤＫよっ
て得られるような分岐命令Ｏ奥行は、従−来より以下の
ような制御方式によって制御されてきた。
即ち第３図に示すように命令＾は分岐命令Ａ＋１０分岐
方向を識定する命令てあ）、時刻ｔ、ＫＴｈｉで命令７
エツｔ Ｃｒ＋ ）ｔＩれ、時ｇｔ、でアドレス計算（
＾）が行わｊ、こＯとき同時に分鋏命令ム＋１０命令ツ
エツチが行われる。次に時刻ｔ、にシーて命令ムＯオベ
ラシドッ！ツチ（Ｏ・）、分紋命令＾＋！Ｏアドレス計
算（＾）及び分岐不成功儒の命令Ａ＋２の命令フェッチ
が行われる。Ｉ！に時刻ｔ、ｔｃ＊ｈて４綾命令ム＋１
０分岐成功ＩＩＯ命令Ｂｅ命令フェッチが行われ、同時
に分絃不威功儒の命令ム＋ｆのアドレス計算が行われる
。ｅのと自命令＾は演算が実行され（１）、分岐方向が
決定１れる。そＯ分岐方向Ｏ決定によ〕分岐成功ならば
時＠ ｔ４にシーτ分統不成功側の命令Ａ−１４のオペ
ランドフェッチ（０）が点線で示すように抑止され、分
岐ｌｌ功儒Ｏ命令Ｂｏアドレス計算が行われ、時刻ｔ。
方向を識定する命令てあ）、時刻ｔ、ＫＴｈｉで命令７
エツｔ Ｃｒ＋ ）ｔＩれ、時ｇｔ、でアドレス計算（
＾）が行わｊ、こＯとき同時に分鋏命令ム＋１０命令ツ
エツチが行われる。次に時刻ｔ、にシーて命令ムＯオベ
ラシドッ！ツチ（Ｏ・）、分紋命令＾＋！Ｏアドレス計
算（＾）及び分岐不成功儒の命令Ａ＋２の命令フェッチ
が行われる。Ｉ！に時刻ｔ、ｔｃ＊ｈて４綾命令ム＋１
０分岐成功ＩＩＯ命令Ｂｅ命令フェッチが行われ、同時
に分絃不威功儒の命令ム＋ｆのアドレス計算が行われる
。ｅのと自命令＾は演算が実行され（１）、分岐方向が
決定１れる。そＯ分岐方向Ｏ決定によ〕分岐成功ならば
時＠ ｔ４にシーτ分統不成功側の命令Ａ−１４のオペ
ランドフェッチ（０）が点線で示すように抑止され、分
岐ｌｌ功儒Ｏ命令Ｂｏアドレス計算が行われ、時刻ｔ。
Ｋお−て命令ＢＥ）演算が実行される。一方分験不成功
ならば時刻ｔ、において分岐成功ｌｌｌ０命令Ｂのアド
レス計算（Ａ）を点−で示すように抑止し、分線不成功
儒Ｏ命令＾＋２のオペ２ンドアエツチ（０）が行われ、
時ｍ”ｓにおいて命令ム＋２０演算が実行１れる。
ならば時刻ｔ、において分岐成功ｌｌｌ０命令Ｂのアド
レス計算（Ａ）を点−で示すように抑止し、分線不成功
儒Ｏ命令＾＋２のオペ２ンドアエツチ（０）が行われ、
時ｍ”ｓにおいて命令ム＋２０演算が実行１れる。
以上のように従来Ｏ分岐命令の制御方式によれば分岐成
功時において少なくとも２マシシナイタルＯ輿行時間ｔ
、〜ｔ、が必要であった。
功時において少なくとも２マシシナイタルＯ輿行時間ｔ
、〜ｔ、が必要であった。
ζＯ斃ｇＡＯ■的は分岐アドレスが命令アドレスに対し
て相対的なアドレスとして規定される分岐命令ｔＪＩＩ
＆１ｌｌｌｉにおいて、その分岐命令の前の命令Ｏ解読
と遊行して分岐アドレ：Ｒを求める仁とＫよって前記分
岐命令の実行を高速化したデータ錫層装置め分岐命令制
御方式を提供することにある。
て相対的なアドレスとして規定される分岐命令ｔＪＩＩ
＆１ｌｌｌｉにおいて、その分岐命令の前の命令Ｏ解読
と遊行して分岐アドレ：Ｒを求める仁とＫよって前記分
岐命令の実行を高速化したデータ錫層装置め分岐命令制
御方式を提供することにある。
この発明によれば分岐アドレス゛が命令アドレスに対し
て相対的なアドレスとして規定される分岐命令を実行す
るデータ錫層装置において、命令を保持するｍｌの命令
レジスタと次Ｋｍ行する命令を保持する縞２の命令レジ
スタとを投打、その第２の命令レジスタに前記分岐命令
が保持され九ときは、・前記嬉ｌＯ命令レジスタの命令
の解読と遊行して、前記分岐命令の分岐相対値と命令ア
ドレスを保持する命令カウンタＯ饅とから前記分岐命令
の分岐アドレスをアドレス計算回路で計算するようにす
る。
て相対的なアドレスとして規定される分岐命令を実行す
るデータ錫層装置において、命令を保持するｍｌの命令
レジスタと次Ｋｍ行する命令を保持する縞２の命令レジ
スタとを投打、その第２の命令レジスタに前記分岐命令
が保持され九ときは、・前記嬉ｌＯ命令レジスタの命令
の解読と遊行して、前記分岐命令の分岐相対値と命令ア
ドレスを保持する命令カウンタＯ饅とから前記分岐命令
の分岐アドレスをアドレス計算回路で計算するようにす
る。
＃１４図はこの８例の一笑―例を示すプ四ツタ図である
。命令ＯみｔＳ納する命令専用記憶パッνアｌとオペラ
ンドのみを格納するオペランド専用記憶バッファ２とが
設けられ、命令アドレスは命令カラｙり３に保持畜れ、
分岐し１１／％通常の命令フェッチＫか−て轄命令カウ
ンタ５ｏｎＫ定数を加算する仁とによ）命令アドレスが
得られる。即ち命令アドレス計算−路１１によ）命令カ
ウシＩＳＯ値にｊｉ’数加算を行−１そのＩＩＩＩ！Ａ
を命令アドレス遣択蘭路ｌ雪を通して命令アドレスレジ
真り１４Ｅ１ｍ持する。
。命令ＯみｔＳ納する命令専用記憶パッνアｌとオペラ
ンドのみを格納するオペランド専用記憶バッファ２とが
設けられ、命令アドレスは命令カラｙり３に保持畜れ、
分岐し１１／％通常の命令フェッチＫか−て轄命令カウ
ンタ５ｏｎＫ定数を加算する仁とによ）命令アドレスが
得られる。即ち命令アドレス計算−路１１によ）命令カ
ウシＩＳＯ値にｊｉ’数加算を行−１そのＩＩＩＩ！Ａ
を命令アドレス遣択蘭路ｌ雪を通して命令アドレスレジ
真り１４Ｅ１ｍ持する。
次に命令アドレスレ１ＰＪＲ−メ１４４Ｅ）ＩＩｋ対す
為命令専用記憶バッファｌからの命令フェッチを行−１
命令ｌｌｌ１列Ｓ路４を通してその命令を第１０命令レ
ジスＩ声に、盲え次に実行する命令を第２０命令レジ其
り４１に＋れぞれ読出す。一方前記命令アドレスレジス
タ１４に保持されえ命令アドレス紘−且命令アドレス豊
列しジメ７１７に係持し、命令０１１行に従って命令レ
ジスタ３に順次設定する。
為命令専用記憶バッファｌからの命令フェッチを行−１
命令ｌｌｌ１列Ｓ路４を通してその命令を第１０命令レ
ジスＩ声に、盲え次に実行する命令を第２０命令レジ其
り４１に＋れぞれ読出す。一方前記命令アドレスレジス
タ１４に保持されえ命令アドレス紘−且命令アドレス豊
列しジメ７１７に係持し、命令０１１行に従って命令レ
ジスタ３に順次設定する。
次に＠１０命令レジスタＳに読出された命令００Ｐｓｗ
−ドａｔ一般命令デー−／ｆＫよ１解読し、そ０ＩｉＩ
Ｊｌｌ＆によ〕演算実行１１１１１會制御すると＾にオ
ペランドアドレス計算ａ賂９によ）、第１０命令レジＸ
ＩｍＦ１５Ｋ）命令のオペランドフェッチを行う丸めＯ
アドレス計算を行い、そのアドレス計算結果をオペラン
ドアドレスレジスタＩＩＫ保持する。
−ドａｔ一般命令デー−／ｆＫよ１解読し、そ０ＩｉＩ
Ｊｌｌ＆によ〕演算実行１１１１１會制御すると＾にオ
ペランドアドレス計算ａ賂９によ）、第１０命令レジＸ
ＩｍＦ１５Ｋ）命令のオペランドフェッチを行う丸めＯ
アドレス計算を行い、そのアドレス計算結果をオペラン
ドアドレスレジスタＩＩＫ保持する。
一方第２の命令レジスターに保持される次に実行する命
令は前の命令Ｏ解読終了後、命令普＾−路４を通して第
１０命令レジスタ１に保持し、引続いてその命令の解読
及びアドレス計算を行う。
令は前の命令Ｏ解読終了後、命令普＾−路４を通して第
１０命令レジスタ１に保持し、引続いてその命令の解読
及びアドレス計算を行う。
！に前記アドレス計算結果を係持するオペランドアドレ
スレジスタ１１０値に対するオペランド専用記憶バツツ
ア２からのオペランドアエッチを行い、そのオペランド
をオペランドレジＸりｌｌｌＩＣ読出し友後、演算奥行
ｍｉｌ１ｇＫ＋０オペランドを供給して演算が実行され
る。
スレジスタ１１０値に対するオペランド専用記憶バツツ
ア２からのオペランドアエッチを行い、そのオペランド
をオペランドレジＸりｌｌｌＩＣ読出し友後、演算奥行
ｍｉｌ１ｇＫ＋０オペランドを供給して演算が実行され
る。
以上の命令錫層のタイムチャートはｍ１ＥＫ示したよう
に命令フェッチ（り、アドレス計算（＾）、オペランド
アエッチ（０）の各ゲエーＸが１マシンｔイタル毎に逐
次性われ、パイプツイン制御が行われる。
に命令フェッチ（り、アドレス計算（＾）、オペランド
アエッチ（０）の各ゲエーＸが１マシンｔイタル毎に逐
次性われ、パイプツイン制御が行われる。
次Ｋｅｔ）尭＠ｔ）ＩｌｌＪａ方弐による分岐命令の実
行を説明する０分岐アドレスが命令アドレス計算して相
対的なアドレスとして規定されゐ分線命令（ｊａｉｌ相
対分続命令と呼ぶ）の奥行を第６ｍのタイムチャート〒
示す０分岐アドレスがペースレジスＩ又は汎用レジヌタ
等Ｏ値に依存しない前記相対分岐命令においては、そＯ
相対分岐命令の前Ｏ命令Ｏ演算集行Ｏ員了を待たすに分
岐アドレスを求めることができる。ｊｌち第５ＩＩＩＫ
お論て分岐方向を決定する命令＾Ｏ演算終了Ｏ時刻ｔ４
以前に分岐アドレスを求める仁とか可能である。
行を説明する０分岐アドレスが命令アドレス計算して相
対的なアドレスとして規定されゐ分線命令（ｊａｉｌ相
対分続命令と呼ぶ）の奥行を第６ｍのタイムチャート〒
示す０分岐アドレスがペースレジスＩ又は汎用レジヌタ
等Ｏ値に依存しない前記相対分岐命令においては、そＯ
相対分岐命令の前Ｏ命令Ｏ演算集行Ｏ員了を待たすに分
岐アドレスを求めることができる。ｊｌち第５ＩＩＩＫ
お論て分岐方向を決定する命令＾Ｏ演算終了Ｏ時刻ｔ４
以前に分岐アドレスを求める仁とか可能である。
即ち第４１！Ｉにおいて命令専用記憶バッファ１かも命
令フェッチが行われ、命令重列回路４會通して第１０命
令レジスメ［及び菖２０命令レジスｌ＠に逼貌する命令
−ｂＸｌｌ！出されたと龜、第２０命令レジスタ６に前
記相対分岐命令が読出されに’にらは−１これｔ知る相
対分岐命令デー−〆・を設け、そＯ相対分岐命令０分統
相対値と命令カウシｐｓＯ値とを分岐アドレス計算回路
１０に４き、分岐アドレスを求め為、そして相対分岐命
令デコーダＩＯ出力によ）命令アドレスａ択闘賂１１Ｋ
か−で曽記分敏アドレス會選択してオペランドアドレス
レジスタ１４に保持する。
令フェッチが行われ、命令重列回路４會通して第１０命
令レジスメ［及び菖２０命令レジスｌ＠に逼貌する命令
−ｂＸｌｌ！出されたと龜、第２０命令レジスタ６に前
記相対分岐命令が読出されに’にらは−１これｔ知る相
対分岐命令デー−〆・を設け、そＯ相対分岐命令０分統
相対値と命令カウシｐｓＯ値とを分岐アドレス計算回路
１０に４き、分岐アドレスを求め為、そして相対分岐命
令デコーダＩＯ出力によ）命令アドレスａ択闘賂１１Ｋ
か−で曽記分敏アドレス會選択してオペランドアドレス
レジスタ１４に保持する。
第６図の時刻ｔ、にシいて分岐方向を決定する命令Ａが
第１の命令レジスタ８Ｋｓ持され、同時に第２の命令レ
ジスｊｆ６には相対分岐命令ム＋１が保持されたならば
命令＾はオペランドフェッチを行うためのアドレス計算
（Ａ）を゛オベランドアドレヌ計算回路９で行い、相対
分岐命令へ＋１は分岐アドレスを求めるアドレス計算（
Ａ）を分岐アドレス計算８１ｍ１１０で行う、を九この
とき同時に分岐不成功側の命令Ａ＋２の命令フェッチＣ
Ｉ）が行われる。
第１の命令レジスタ８Ｋｓ持され、同時に第２の命令レ
ジスｊｆ６には相対分岐命令ム＋１が保持されたならば
命令＾はオペランドフェッチを行うためのアドレス計算
（Ａ）を゛オベランドアドレヌ計算回路９で行い、相対
分岐命令へ＋１は分岐アドレスを求めるアドレス計算（
Ａ）を分岐アドレス計算８１ｍ１１０で行う、を九この
とき同時に分岐不成功側の命令Ａ＋２の命令フェッチＣ
Ｉ）が行われる。
次に時刻ｔ、ＫｓＰ％／％て命令Ａのオペランドフェッ
チ、相対分岐命令Ａ＋ｌＫよる命令Ｂの命令フェッチ及
び命令Ａ＋２のアドレス計算が行われる。
チ、相対分岐命令Ａ＋ｌＫよる命令Ｂの命令フェッチ及
び命令Ａ＋２のアドレス計算が行われる。
Ｉ！に時刻ｔ、において分岐成＊＊の命令Ｂのアドレス
計算（ム）が行われ、同時に命令Ａｏ演算が実行され、
分岐方向が決定される。時刻ｔ４にシｉて前記命令ムＯ
演算締果によ）、分岐成）Ｊ！ならば分岐不成功ｌＩＯ
命令ム＋２のオペランドフェッチを抑止し、分岐成功１
ＩＩＯ命令Ｂのオペランドフェッチを奥行し、時刻ｔａ
０Φて命令ＢＯ演算が奥行される。逆に分岐不成功なら
ば命令Ｉｎ）オペランドフェッチが抑止され、命令ｈ＋
ｔｏオペランドフェッチが奥行され、続いて命令Ａ＋２
０演算が奥行される。
計算（ム）が行われ、同時に命令Ａｏ演算が実行され、
分岐方向が決定される。時刻ｔ４にシｉて前記命令ムＯ
演算締果によ）、分岐成）Ｊ！ならば分岐不成功ｌＩＯ
命令ム＋２のオペランドフェッチを抑止し、分岐成功１
ＩＩＯ命令Ｂのオペランドフェッチを奥行し、時刻ｔａ
０Φて命令ＢＯ演算が奥行される。逆に分岐不成功なら
ば命令Ｉｎ）オペランドフェッチが抑止され、命令ｈ＋
ｔｏオペランドフェッチが奥行され、続いて命令Ａ＋２
０演算が奥行される。
以上のように分岐アドレスが命令アドレスに対して相対
的なアドレスとして規定される分岐命令は、この斃−Ｏ
制御方式によれｆｄ ｌ−ｔシンサイクルで実行される
。崗分鋏アドレス計算−路１０と命令アドレス計算回路
１１とｏｕｓｔｓ會銭有するアドレス計算１絡を作成し
、ｅＯアドレス計算■賂を相対分岐命令デ！−メＳＯ出
力によ）制御することによっても前記相対分岐命令（Ｄ
Ｉ！シンサイ？ルＯ実行が可能である・ ζ０１１１＠紘以上説−したように相対分岐命令Ｏ前Ｏ
命令Ｏ解読と１行してそＯ相対分岐命令Ｏ分綾アドレＪ
Ｉ−會求めることＫよ）、相対分岐命令の鳥遮化を可能
にする効果がある。
的なアドレスとして規定される分岐命令は、この斃−Ｏ
制御方式によれｆｄ ｌ−ｔシンサイクルで実行される
。崗分鋏アドレス計算−路１０と命令アドレス計算回路
１１とｏｕｓｔｓ會銭有するアドレス計算１絡を作成し
、ｅＯアドレス計算■賂を相対分岐命令デ！−メＳＯ出
力によ）制御することによっても前記相対分岐命令（Ｄ
Ｉ！シンサイ？ルＯ実行が可能である・ ζ０１１１＠紘以上説−したように相対分岐命令Ｏ前Ｏ
命令Ｏ解読と１行してそＯ相対分岐命令Ｏ分綾アドレＪ
Ｉ−會求めることＫよ）、相対分岐命令の鳥遮化を可能
にする効果がある。
第５１１ｍ命令専用記憶バッファとオベツンド専用記憶
バッファを有するデータ処ｙｍｅｓ＊ｏパイプライン制
御を示すタイムチャート、第２図は分岐アドレスが命令
アドレスに対して相対的なアドレスとして規定される分
岐命令Ｏ命令形式を示す図、第３ＷＪは相対分岐命令の
従来の制御方式を示すタイムチャート、第４１１はζＯ
発明め一実總例を示すブロック図、ｔＩｓｓ図はこの殆
稠による相対分岐命令の制御方式を示すタイムチャート
である。 ｌ：命令専Ｍｌｅｆｌｌバッファ、！！＝オペランド専
用記憶バッファ、３：命令カラン！、４：命令整列ｇ１
蹄、Ｓ：第１の命令レジスＩ、６：第２０命令レジメタ
、７：一般命令デコーダ、８：相対分岐命令デーー〆、
９ニオペランドアドレス計算１ＩＩＩ、ｌＯ：分岐アド
レス計算回路、１１：命令アドレス計算回路、１２：命
令アドレス選択−路、ｉ！Ｉ：オペランドアドレスレジ
スタ、１４：命令アドレス計算スＩ％ １６：オペラン
ドレジｘ７ｒ、１１：ｒＲＩ夷行部、１１：命令アドレ
ス秦列レジスタ。 代場人 草野 卓 ７３ り４改ｙ反工刀の齢 ＠ Ａ＋１ 口二エコ 射Ａ＋２ ロエロ浸−］ Ｊｇｒ４Ａ−＋３ 口■■■口口 ［二にコ 才 ５ ｅＡ→１□ ＠Ａ＋２ ［二［２二［コニ「亘］臀Ｂ □ 図 口口ｎ、７
バッファを有するデータ処ｙｍｅｓ＊ｏパイプライン制
御を示すタイムチャート、第２図は分岐アドレスが命令
アドレスに対して相対的なアドレスとして規定される分
岐命令Ｏ命令形式を示す図、第３ＷＪは相対分岐命令の
従来の制御方式を示すタイムチャート、第４１１はζＯ
発明め一実總例を示すブロック図、ｔＩｓｓ図はこの殆
稠による相対分岐命令の制御方式を示すタイムチャート
である。 ｌ：命令専Ｍｌｅｆｌｌバッファ、！！＝オペランド専
用記憶バッファ、３：命令カラン！、４：命令整列ｇ１
蹄、Ｓ：第１の命令レジスＩ、６：第２０命令レジメタ
、７：一般命令デコーダ、８：相対分岐命令デーー〆、
９ニオペランドアドレス計算１ＩＩＩ、ｌＯ：分岐アド
レス計算回路、１１：命令アドレス計算回路、１２：命
令アドレス選択−路、ｉ！Ｉ：オペランドアドレスレジ
スタ、１４：命令アドレス計算スＩ％ １６：オペラン
ドレジｘ７ｒ、１１：ｒＲＩ夷行部、１１：命令アドレ
ス秦列レジスタ。 代場人 草野 卓 ７３ り４改ｙ反工刀の齢 ＠ Ａ＋１ 口二エコ 射Ａ＋２ ロエロ浸−］ Ｊｇｒ４Ａ−＋３ 口■■■口口 ［二にコ 才 ５ ｅＡ→１□ ＠Ａ＋２ ［二［２二［コニ「亘］臀Ｂ □ 図 口口ｎ、７
Claims (1)
- α）分絃アドレＸが命令アドレスに対して相対的なアド
レスとして蜆定畜れる分絨命令を奥行するデータ処ＨＩ
ｆ１Ｍ＊Ｋか−で、命令を保持する第１０命令レジＸ／
と、前記命令Ｏ次Ｋｌ１行する命令を保持する纂ｓの命
令レジスタと、その第１０命令レジＸ／に前記分線命令
が保持されるを、前記第１“Ｏ命令レジスタＯ命令の解
読と並行して前記分諌命◆Ｏ分績アドレスを求めるアド
レス計算−路とを＾備すゐデーメ処ｌｌ＠置Ｏ分峡命令
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14690781A JPS5848144A (ja) | 1981-09-16 | 1981-09-16 | デ−タ処理装置の分岐命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14690781A JPS5848144A (ja) | 1981-09-16 | 1981-09-16 | デ−タ処理装置の分岐命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848144A true JPS5848144A (ja) | 1983-03-22 |
Family
ID=15418263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14690781A Pending JPS5848144A (ja) | 1981-09-16 | 1981-09-16 | デ−タ処理装置の分岐命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848144A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160239A (ja) * | 1983-03-02 | 1984-09-10 | Hitachi Ltd | 情報処理装置 |
| JPS60105050A (ja) * | 1983-11-11 | 1985-06-10 | Fujitsu Ltd | パイプライン制御方式 |
| JPS6339546A (ja) * | 1986-08-01 | 1988-02-20 | Asahi Denka Kogyo Kk | 可塑性油脂組成物とその製造法 |
| EP0324952A2 (en) * | 1988-01-18 | 1989-07-26 | Kabushiki Kaisha Toshiba | Branching circuit for a pipelined processor |
| EP0394711A2 (en) * | 1989-04-28 | 1990-10-31 | Kabushiki Kaisha Toshiba | Branch instruction control unit based on a pipeline method |
| EP0402524A2 (en) * | 1988-11-25 | 1990-12-19 | Nec Corporation | Microcomputer capable of quickly processing a branch instruction code |
| EP0423726A2 (en) * | 1989-10-16 | 1991-04-24 | Kabushiki Kaisha Toshiba | Branch control circuit |
-
1981
- 1981-09-16 JP JP14690781A patent/JPS5848144A/ja active Pending
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