SU1024927A1 - Микропрограммный процессор - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности к микро программным вычислительным устройствам . . Известно микропрограммное устройство управлени , содержащее регис:тр адреса, модификатор и логические схе мы, позвол ющее совмещать процессы в полнений микроопераций в операционно блоке и выборки следующей микрокоманды из пам ти микропрограмм ij . Недостатком данного устройства  вл етс  невозможность осуществлени  условного перехода по результату текущей микрокоманды в том же микропрО граммном такте, что снижает быстродействие устройства. Наиболее близким к предложенному по технической сущности  вл етс  микропрограммный процессор, содержащий блок управлени , операционный блок, первый регистр микрокоманд, блок посто нной пам ти, дешифратор ветвлени элемент И. причем выходы блока посто  нной пам ти соединены с первыми вхо дами первого регистра микрокоманд,j первый выход блока управлени  соединен с первым входом элемента И, второй вход которого соединен с выходом дешифратора ветвлений, первые входы которого соединены с выходами операционного блока. . Известный микропрограммный процес сор позвол ет организовать условный переход по результату выполнени  текущей микрокоманды в,том же микропро граммном такте 2 . Недостатком изЪестного устройства  вл етс  низкое быстродействие, се занное с тем, что в нем не достигнуто полное совмещение процесса выборки следующей микрокоманды с процессом реализации предыдущей микрокоманды в операционном блоке. Совмещение осуществл етс  при выборке следующей микрокоманды лишь по адресным входам блоков посто нной пам ти . Выборка же по входам выбора блоков посто нной пам ти начинаетс  после окончани  реализации предыдущей микрокоманды в операционном блоке. Цель изобретени  - повышение быстродействи  процессора. Поставленна  цель достигаетс  тем что в микропрограммный процессор,со держащий операционный блок посто нной пам ти, первый регистр микрокоманд , дешифратор ветвлений, блок управлени  и элемент И, первый и второй входы которого соединены соответственно с выходом.дешифратора ветвлений и первым выходом блока , управлени , выход операционного блока подключен к входу дешифратора ветвлений , а вход первого регистра микрокоманд соединен с выходом блока посто нной пам ти, введены счетчик адреса, второй регистр микрокоманд и элемент ИЛИ, первый и второй входы и выход которого подключены соответственно к выходу элемента И, второму выходу блока управлени  и управл ющему входу первого регистра микрокоманд , управл пющий вход, первый и второй входы и первый и второй выходы второго регистра микрокоманд соединены соответственно с третьим выходом блока управлени , первым и вторым выходами первого регистра ми- . крокоманд, управл ющим входом дешифратора ветвлений и входом операционного блока, а управл ющий вход, синхровход , установочный вход и выход счетчика адреса подключены соответственно к второму и третьему выходам блока управлени , третьему выходу первого регистра микрокоманд и входу блока посто нной .пам ти. Кроме того, блок управлени  содержит триггер, ключ, элемент. И,шесть элементов И-КЕ, три элемента задержки и три элемента НЕ, причем установочные входы триггера соединены с соответствующими контактами ключа, а выход триггера - с первым входом элемента И, первые входы первого з емента задрежки, первого и второго эле ментов И-НЕ подключены к выходу элемента И, первые входы второго элемента задержки, третьего и четвёртого элементов И-НЕ соединены с выходом второго элемента И-НЕ, первые входы третьего элемента задержки, п того и шестого элементов И-НЕ подключены к выходу четвертого элемента И-НЕ вторые входы первого, третьего и п того элементов И-НЕ соединены соответственно с выходами первого, второго и третьего элементов задрржки,вторые входы второго, четвертого и шестого элементов И-НЕ подключены соот- ветственно к выходам первого, третьего и п того элементов И-НЕ, вхйды первого, второго и третьего элементов НЕ содинены соот ветственно с выходами второго, четвертого и шестого элементов , а выходы третьего, второго

и первого элементов НЕ подключены соответственно к первому, второму и третьему выходам блока.

На фиг.1 приведена структурна  схема предлагаемого микропрограммного процессора; на фиг.2 - временна  диаграмма pa6otbi блока управлени ; на фиг.З - функциональна  схема блок управлени ; на фиг.4 - функциональна  схема операционного блока.

Микропрограммный процессор содержит операционный блок 1, блок 2 посто нной пам ти, счетчик 3 адреса, первый регистр микрокоманд, дешифратор 5 ветвлений, блок 6 управлени , элемент И 7 второй регистр 8 микрокоманд И элемент ИЛИ 9 Выход 11 блока 6 управлени  подключен соответственно к входу синхронизации регистра 8 и входу синхронизации установки счетчика 3. Выход 12 блока 6 подключен к счетному входу счетчика 3 и первому входу элемента ИЛИ 9. Выход 13 блока 6 подключен к первому входу элемента 7 И. Вход блока 2 подключен к выходу счетчика 3. Кажда микрокоманда, записанна  в блоке 2, содержит поле операций, поле адреса и поле ветвлений, причем последнее поле определ ет номер провер емого услови  ветвлени , получаемого из блока 1. Выходы блока 2 подключены к входу регистра k, а выход 1 регистра U, соответствующий пол м операций и ветвлений, подключен к установочному входу регистра В. Выход 15 регистра 4, соответствующий полю адреса, подключен к установочному входу счетчика 3- Выход 16 регистра 8, соответствующий полю ветвлений микрокоманды, соединен с первым входом .дешифратора 5, выход которого поключен к второму входу элемента 7. Выход 17 регистра 8,соответствующий полю операций микрокоманд, подключен к входу операционного блока 1, выходы которого соединены с вторым входом дешифратора 5- Выход элемента 7 подключен к второму входу элемента ИЛИ 9, выход которого соединен со счетным входом регистра «.Микропрограммный процессор может быть реализован на микросхемах малой и средней степени интеграции. Счетчик адреса может быть выполнен, например, на микросхемах 133 ИЕ 6 или 133 ИЕ 7Блок 6 управлени  предназначен дл  формировани  импульсной последовательности в соответствии с временной диаграммой, приведенной на фиг.2. Брок 6 может быть выполнен, например, на основе трех последовательно соединенных формирователей импульсов с элементами задержки. Блок 6 (фиг.З) содержит ключ 18, триггер 19, элемент И 20 и три последовательно соединенных формировател  импульсов, содержащих элементы И-НЕ 21 и 22, элемент 23 задержки и элемент НЕ 2.

Операционный блок 1 предназначен дл  хранени  слов информации, выполнени  набора микроопераций и вычислени  значений логический условий. Поэтому в качестве блока 1 может быть использован любой операционный автомат . Блок 1 (фиг.) содержит мультиплексоры 25 и 2б, регистры 27, демультиплексор 28 и сумматор 29. Входы 17 блока 1 соединены с выходами пол  операций регистра 8, которое при работе с данным блоком 1 должно содержать четыре сегмента: два сегмента адресов операндов, выходы которых 17 и 17-2 подключены к управл ющим входам соответственно мультиплексоров 25 и 26, сегмент адреса результата, выходы 17- которого подключены к управл ющим входам демультиплексора 27, и сегмент кода операции, выходы 17-3 которогоподключены к настроечным входам сумматора 29- Выходы per гистров. 27 соединены с информационными входами мультиплексоров 25 и 26. Цепи передачи данных и вывода результата не показаны.

Принцип работы процессора состоит в том, что в нем реализуетс  совмещение процесса обработки команд в операционном блоке 1 с процессом выборки следующей микрокоманды из блока 2. По фронту синхроимпульса, снимаемо го с выхода 11 блока 6, в регистр 8 с выходов I регистра t записываетс  код пол  операций и код пол  ветвлени  текущей микрокоманды. Одновременно данный синхроимпульс стробирует код адреса следующей микрокоманды, приход щего с выходов 15 регистра на установочные входы счетчика 3 (запись кода по установочным входам в микросхемах 133 ИЕ 6 и 133 ИЕ7 осуществл етс  по срезу синхроимпульса). После записи информации в регистр 8 и счетчик 3 одновременно начинают выполн тьс  обработка микрокоманды блоком 1 и выборка следующей микрокоманды из блока 2. При этом из блока ,2 выбираетс  микрокоманда, котора 

будет обрабатыватьс  процессором в следующем такте при невыполнении (или отсутствии) услови , заданного в поле ветвлени  текущей микрокоманды . После выборкиэтой микрокоманды из блока 2 с выхода 12 блока 6 поступает синхросигнал, по фронту которого выбранна  микрокоманда записываетс  в регистр 4, а код счетчи- ка 3 увеличиваетс  на +1. Если текуща  микрокоманда  вл етс  микроко мандой условного перехода, по коду адреса, образованного в счетчике 3 при увеличении прежнего кода на 1, в блоке 2 должна быть записана ми- крркоманда, котора  будет обрабатыватьс  процессором в следующемтакте при выполнении услови , заданного в поле ветвлени  текущей микрокоманды . После установки нового пол  адреса в счетчике 3 начнетс  выборка дтой микрокоманды из блока 2. Если врем  to обработки микрокоманды в блоке 1 превышает врем  выборки igyg микрокоманды из блока 2, к этому моменту блок 1 еще не акончит обработку текущей микрокоманды и не выработает услови , необходимее дл  работы дешифратора 5. Таким образом , совмещены обработка текущей и выборка очередной микрокоманды После окончани  этихпроцессов на выходе 13 блока 6 формируетс  очеред ной синхроимпульс. При выполнении услови , записанного в поле ветвлений текущей микрокоманды, на выходе дешифратора 5 формируетс  сигнал логической единицы. При этом по фрон ту синхроимпульса, снимаемого с выхода 13 блока 6, код микрокоманды, считанной из блока 2, замещает прежний код в регистре . Если условие,/ записанное в поле ветвлений текущей микрокоманды, не выполнено или текуща  микрокоманда не  вл етс  микрокомандой условного перехода (в поле ветвлений записан нулевой код), на выходе дешифратора 5 формируетс  сигнал логического нул , замещени  не происходит ив регистре 4 сохран етс  код первоначально считанной микрокоманды .

При этом минимальна  длительность Т2 микропрограммного такта процессора определ етс  следующим выражением (без учета задержек на логических эл ментах)s .

Т2

мг- 0 V

где tjvv и tj|,(2 врем  записи соответственно в регистр и регистр 8; t - врем  задержки дешифратора.5

Будем считать, что как в известном, 5 гак и в предлагаемом процессоре применены идентичные регистры, т.е. выполн етс  равенство

м а м М

гне t0 - врем  записи адреса.

Тогда выигрыш в длительности микропрограммного такта определ етс  f выражением

ДТ Т - Т

ьЭтот выигрыш достигаетс  при выполнении следующих временных соотношений в микропрограммном процессоре:

Ч 2tg,,

+ сд + Чл,

где 1сд- врем  записи кода в счетчик 3 по установочным входам;

tj. --врем  установки счетчика 3 по счетному суммирующему входу, oмио считать, что t utgyg

.

и, следовательно, соотношение перепишетс  в виде t 2: 3tg|,,g.. Дл  существующих процессоров количественные соотношени  между t и

tBbis примерно следующие: t« - lt-30)tB«.

Таким , данный микропрограммный процессор позвол ет организовать работу с минимальными задержками при ветвлении по результату выполнени  текущей микрокоманды. При t « t -tci-tt относительноесок ращение длительности ми- кропрограммного такта определ е-гс 

выражением

i,

Л

, .:- --400%

TOi -v йТ

94 Нъ

JQ Т.е.увеличение быстродействи  составл ет 10%.

Экономический эффект от использовани  одной СЦВМ согласно изобретению составл ет 1000 руб в год. При выпуске п ти СЦВМ в год экономический эффект составит 5000 руб. в год.

Ф1/г.1

.2

Claims (2)

1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР, содержащий операционный блок,блок постоянной памяти, первый регистр микрокоманд, дешифратор ветвлений, блок управления и элемент И, первый и второй входы которого соединены соответственно с выходом дешифратора ветвлений и первым выходом блока управления , выход операционного блока подключен к входу дешифратора ветвлений а вход первого регистра микрокоманд соединен с выходом блока постоянной памяти,от л и ча ю щ и й с я тем, что, с целью повышения быстродействия, он содержит счетчик адреса.второй регистр микрокоманд и элемент ИЛИ, первый и второй входы и выход которого подключены соответственно к выходу элемента И, второму выходу блока управления и управляющему входу перво го регистра микрокоманд, управляющий вход, первый и второй входы и первый и второй выходы второго регистра микрокоманд соединены соответственно с третьим выходом блока управления первым и вторым выходами первого per гистра микрокоманд, управляющим входом дешифратора ветвлений и входом операционного блока, а управляющий вход, с'инхровход, установочный вход и выход счетчика адреса подключены соответственно к второму и третьему выходам блока управления, третьему выходу первого регистра микрокоманд и входу блока постоянной памяти.

2. Процессор по п.1, отличаю· щ и й с я тем, что блок управления содержит триггер, ключ, элемент И, шесть элементов И-НЕ, три элемента задержки и три элемента НЕ, причем установочные входы триггера соединены с соответствующими контактами ключа а выход триггера - с первым входом элемента И, первые входы первого элемента задержки, первого и второго g элементов И-НЕ подключены к выходу элемента И,первые входы второго элемента ' задержки , третьего и четвертого элементов И-НЕ соединены с выходом второго элемента И-НЕ, первые' входы третьего элемента задержки, пятого и шестого элементов И-НЕ подключены к выходу четвертого элемента И-НЕ, вторые входы первого, третьего и пятого элементов И-НЕ соединены соответственно с выходами первого, второго и третьего элементов задержки, вторые входы второго, четвёртого и шестого элементов И-НЕ подключены соответственно к выходам первого, третьего и пятого элементов И-НЕ, входы первого, второго и третьего элементов НЕ соединены соответственно с выходами второго, четвертого и шестого элементов И-НЕ, а выходы третьего, второго и первого элементов НЕ подключены соответственно к перво му, второму и третьему выходам блока.

U „„1024927

1 102Й927