SU613402A1 - Запоминающее устройство - Google Patents

Description

записи результата. Наличие трех тактов обусловно структурой запоминающего устройства .

Цель изобретени  - повышение быстродействи  запоминающего устройства путем сокращени  тактов выполнени  операций.

Поставленна  цель достигаетс  тем, что устройство содержит дополнительный блок пам ти, коммутатор и элементы И-НЕ, один из входов которых подключен к третьему и четвертому выходам блока управлени , другие входы - к выходам блоков пам ти, а выходы элементов И-НЕ соединены с информационными шинами первой и второй групп. Входы дополнительного блока пам ти подключены к третьему входу блока пам ти и информационным шинам третьей группы, к выходу коммутатора и п тому выходу блока управлени , входы коммутатора соединены с выходами счетчиков и генератора и п тым выходом блока управлени .

На фиг. 1 изображена функциональна  схема запоминающего устройства; на фиг. 2 - схема коммутатора; на фиг. 3 показана временна  диаграмма, по сн юща  работу коммутатора.

Запоминающее устройство содержит (см. фиг. 1) блок 1 пам ти, дополнительный блок 2 пам ти, элементы И-НЕ 3, группы информационных шин 4-6, первый счетчик 7, коммутатор 8, второй счетчик 9, блок 10 управлени , генератор 11.

Входы счетчиков соединены с входами 12 и 13 устройства. Первый и второй входы блока 1 подключены соответствепно к выходу счетчика 7 и первому выходу блока 10, второй выход которого соединен с управл ющими входами счетчиков 7 и 9. Одни из входов элементов И-НЕ 3 подключены к третьему и четвертому выходам блока 10, другие входы - к выходам блоков 1 и 2 пам ти , а выходы элементов И-НЕ соединены с информационными шинами первой 4 и второй 5 групп. Входы блока 2 подключены ктретьему входу блока 1 и информационным шинам третьей группы 6, к выходу коммутатора 8 и п тому выходу блока 10. Входы коммутатора 8 соединены с выходами счетчиков 7 и 9 и генератора 11 и п тым выходом блока 10.

На фиг. 2 прин ты следующие обозначени : 14 - блок синхронизации; 15 - блок коммутации; 16 - первый вход коммутатора; 17 и 18 - первый и второй элементы И-НЕ соответственно; 19 и 20 - второй и третий входы коммутатора соответственно, 21 - триггер; 22 и 23 - элементы триггера; 24 и 25 - третий и четвертый элементы И-НЕ соответственно , 26 - элементы НЕ; 27 - коммутирующие элемеиты; 28 и 29 - первые и вторые информационные входы блока коммутации соответственно; 30 - выход блока коммутации.

На фиг. 3 показаны перва  синхросери  С1 импульсов (а) и втора  синхросери  С2

импульсов (б), сигнал записи (в), а также сигналы на выходах элементов 17 (г), 18 (д), 23 (е), 24 (ж), 25 (з), 26 (и).

Работает устройство следующим образом. Дл  выполнени  команд обработки данных необходимо извлечь из запоминающего устройства два операнда и загрузить в запоминающее устройство результат обработки. Дл  экономии объема команд обычно адрес

результата задаетс  не вно, например результат загружаетс  на место первого операнда .

Таким образом, в команде обычно указаны два адреса: адрес регистра запоминающего устройства (А1), где расположен первый операнд и куда следует загружать результат , и адрес регистра запоминающего устройства , содержащего второй операнд (А2). Адреса первого и второго регистров по входам

12 и 13 загружаютс  соответственно на первый 7 и второй 9 счетчики. Операнды загружаютс  в запоминающее устройство с шин 6, куда подаютс , например, из оперативной пам ти (на фиг. I не показано).

Сигнал записи из блока 10 управлени  (например, микропрограммного) поступает на блоки 1 и 2 пам ти и на коммутатор 8. Коммутатор 8 подключает к адресному входу дополнительного блока 2 пам ти выход

счетчика 7. Таким образом информаци  записываетс  одновременно в одноименные регистры обоих блоков 1 и 2 пам ти по адресу, определ емому содержимым счетчика 7. Запись следующих операндов проводитс  аналогично , путем смены адреса записи на счетчике 7 загрузкой в него определенного пол  следующей команды загрузки или увеличением содержимого счетчика 7 на единицу при загрузке массива. Продвижение счетчика 7 осуществл етс  по сигналу из блока 10 управлени . После загрузки блоков пам ти в обоих блоках одна и та же информаци  будет расположепа в одноименных регистрах запоминающего устройства.

В некоторый момент времени процессор ЭВМ, в состав которого входит описанное запоминающее устройство, выполн ет команду обработки двух операндов, например сложение . Оба операида располагаютс  в разных регистрах запомииающего устройства, например , по адресу А1 и А2. Результат обработки следует загрузить также в запоминающее устройство по адресу А1. При выборке

команды адрес первого операнда А1 засылаетс  на счетчик 7, а адрес второго операнда А2 - на счетчик 9, коммутатор 8 при отсутствии сигнала записи с блока 10 управлени  подключает к адресному входу дополнительного блока 2 пам ти счетчик 9. Блоки 1 и 2 пам ти наход тс  в режиме посто нного чтени . На выходах блока 1 присутствует информаци , прочитанна  из регистра по адресу А1, а на выходах блока 2 - из регистра

по адресу А2.

В первом полутакте выполнени  операции по сигналу из блока 10 управлени  выходы блоков 1 и 2 пам ти через элементы И-НЕ 3 подсоедин ютс  к шинам 4 и 5. Шины 4 и 5 подключены к входам обрабатывающего блока процессора, а шины 6 - к его выходу (св зи шин 4-6 с обрабатывающим блоком на фиг. 1 не показаны). Через некоторое врем , равное времени задержки на обрабатывающем блоке, результат операции по вл етс  на шинах 6. Во втором полутакте работы блок 10 управлени  подает сигнал записи . При этом коммутатор 8 отключает от адресного входа дополнительного блока пам ти счетчик 9 и подключает счетчик 7. Запись в оба блока пам ти производитс  по адресу Л/, соответствующему содержимому счетчика 7, т. е. результат записываетс  по адресу первого операнда. При выполнении следующей команды эта информаци  может быть использована в качестве как первого, так и второго операндов, так как содержимое в обоих блоках пам ти всегда идентично.

Пересылка из регистра в регистр производитс  следующим образом. По сигналу из блока 10 управлени  к шинам 5 через элементы И-НЕ 3 подключаетс  выход блока 2 пам ти. Обрабатывающему блоку процессора задаетс  функци  сквозной передачи второго операнда (например, сложение с нулем ). Информаци , прочитанна  по адресу А2, из блока 2 пам ти через элементы И-НЕ 3, шины 5, обрабатывающий блок, шины 6 записываетс  в оба блока пам ти во втором полутакте. При этом коммутатор 8 переключает адресный вход блока 2 пам ти со счетчика 9 на счетчик 7. Синхронизаци  работы коммутатора осуществл етс  тактовым генератором 11.

Коммутатор 8 работает следующим образом .

На вход 16 блока 14 синхронизации (см. фиг. 2) поступает сигнал записи (фиг. 3, в) от блока 10 управлени  и синхронизации (фиг. 3, а, б) от генератора П. Первый элемент И-НЕ 17 устанавливает триггер 21 по первой синхросерии С/. Второй элемент И- НЕ 18 сбрасывает триггер 21 по синхросерии С2 (фиг. 3, г, д, е). На третьем элементе И-НЕ 24 совпадают сигналы состо ни  триггера и выхода элемента И-НЕ 17. На выходе элемента И-НЕ 24 формируетс  сигнал соответствующий промежутку между сери ми С/ и С2 (см. фиг. 3, г). Четвертый элемент И-НЕ 25 служит сборкой сигналов низкого уровн  с элементов И-НЕ 24 и 18 и вырабатывает суммарный сигнал, фронт которого совпадает с окончанием синхросигнала С/, а спад - с окончанием сигнала записи , так как запись производитс  по С2 (см. фиг. 3, з). Этот сигнал поступает на первые управл ющие входы элементов 27 коммутации , подключа  первые входы 28, а сигнал противоположной пол рности с элемента НЕ

26 подаетс  на другие унравл ющие входы элементов 27 коммутации, отключа  вторые входы 29 (см. фиг. 3, з, и).

Таким образом, чтение на шины 5 содержимого дополнительного блока 2 пам ти по синхронизации С/ осуществл етс  по адресу, определ емому сч етчиком 9. По окончании синхросигнала С/ коммутатор 8 начинает переключатьс  (за врем  промежутка между

сери ми коммутатор переключаетс ) и на адресные входы блока 2 пам ти поступает адрес со счетчика 7.

К моменту записи по сннхросерии С2 все переходные процессы в коммутаторе 8 успевают закончитьс . Занись производитс  по адресу, определ емому счетчиком 7. Этот адрес подаетс  все врем , пока действует сигнал записи, синхронизированный С2. По окончании этого сигнала коммутирующие элементы 27 начинают переключатьс . По синхросигналу С/ следующего такта к адресному входу дополнительного блока 2 пам ти вновь оказываетс  подключенным счетчик 9 (см. фиг. 3, 3, и).

Коммутатор 8 обеснечивает переключение адресных входов дополнительного блока пам ти во врем  промежутка между синхросери ми . Предлагаемое запоминающее устройство

позвол ет осуществить чтение двух различных регистров и запись в один из них за один такт работы процессора, что увеличивает производительность ЭВМ в три раза по сравнению с прототипом.

Claims (2)

1. Формула изобретени 

   Запоминающее устройство, содержащее блок пам ти, первый и второй входы которого подключены соответственно к выходу первого счетчика и первому выходу блока управлени , второй выход которого соединен с

   управл ющими входами первого и второго счетчиков, информационные входы которых подключены к входам устройства, гетшратор, выход которого соедт нен с входом блока управлени , группы информационных нпт, отл и ч а ю HI е е с   тем, что, с целью повышени  быстродействи  устройства, оно содержит дополнительный блок пам ти, коммутатор и элементы И-НЕ, одни из входов которых подключены к третьему и четвертому выходам блока управлени , другие входы-к выходам блоков пам ти, а выходы элементов П-НЕ соединены с информационными шинами первой и второй групп, входы дополнительного блока пам ти подключены соответственно к третьему входу блока пам ти и информационным тинам третьей группы, к выходу коммутатор п тому выходу блока управлени , входы коммутатора соединены соответственно с выходами счетчиков и генератора и п тым выходом блока управлени .

   Источники информации, нрин тые во внимание при эксиертизе 1. Микроирограммное управление, Вып. II. М., изд. «Мир, 1974. с. 72.
2. 2. Микропрограммное управление. Вып. II, М., изд. «Мир, 1974. с. 168, рис. 8.1 и рис. 8.9.

   -/

   23

   /

   / 29

   7Л

   JO

   27k /

   Л

   27

   /

   .J