Przedmiotem wynalazku jest urzadzenie pamieci przeznaczone do zastosowania w procesach elektro¬ nicznych maszyn cyfrowych.Sposród znanych urzadzen pamieci najbardziej bliskim rozwiazaniem technicznym w stosunku do niniejszego wynalazku, jest urzadzenie pamieci zawierajace blok pamieci, którego wejscie informa¬ cyjne jest dolaczone do zespolu lacz informacyj¬ nych, pierwszy i drugi licznik, których wejscia informacyjne stanowia wejscia urzadzenia pamieci i których wejscia sterujace sa dolaczone do bloku sterujacego. Przy czym wyjscie pierwszegio licz¬ nika jest dolaczone do wejscia adresowego bloku pamieci, którego wejscie sterujace i wyjscia gene¬ ratora impulsów taktujacych sa dolaczone do bloku sterujacego.Znane urzadzenie pamieci jest przeznaczone do rozmieszczenia rejestrów ogólnego przeznaczenia, rejestrów o zmiennym przecinku, rejestrów zapa¬ sowych i rejestrów buforowych kanalu.Odczytywane z bloku pamieci slowo jest przeka¬ zywane do pierwszego lub drugiego rejestru poprzez lacza informacyjne pierwszej grupy, i stad moze byc wykorzystane przez precesor. Zapisywanie do bloku pamieci równiez jest dokonywane z pierwszego lub drugiego rejestru, przy czym procesem zapisywania steruje blok sterujacy, na przyklad mikroprogra- mowy. Adres odczytywanego lub zapisywanego w- urzadzeniu pamieci slowa wyznacza pierwszy licznik. W ten sposób odczytywanie jednego slowa 10 u jest realizowane w ciagu pierwszej polowy cyklu, wyznaczanego przez generator impulsów taktuja¬ cych, a zapis drugiego slowa — w ciagu drugie] polowy tego samego cyklu — do tego samego tb- jestru urzadzenia pamieci.Jednakze podzial cyklu pracy pamieci na dwie czesci doprowadza do tego, ze w ciagu jednego cyklu moze byc odczytany tylko jeden argument operacji, wtedy jak w wiekszosci operacji ma sie do czynienia z dwoma argumentami operacji. Foza tym zapis w pólokresie regeneracji wymaga, aby zapisywany wynik byl umieszczany w rejestrze wczesniej, najpózniej w poprzednim okresie. Wy¬ nika z tego, ze zapis wyniku operacji jest nie¬ mozliwy w okresie odczytywania argumentu ope¬ racji.W ten sposób na wykonanie prostej operacji majacej format rejestru, potrzebne sa minimum trzy takty: a) takt odczytywania pierwszego argumentu, b) takt odczytywania drugiego argumentu, c) takt zapisu wyniku, przy czym koniecznosc dysponowania trzema tak¬ tami do wykonywania operacji wynika ze struk¬ tury urzadzenia pamieci.Zadaniem niniejszego wynalazku jest zaprojek¬ towanie takiego urzadzenia pamieci, które umozli¬ wiloby odczytywanie danych z dwóch róznych rejestrów i zapisywalnie danych do jednego z nich w ciagu jednego taktu. 109 526s 100 526 4 Postawione zadanie jest rozwiazane w wyniku zaprojektowania urzadzenia pamieci, zawierajacego podstawowy blok pamieci, którego wejscie infor¬ macyjne jest dolaczone do grupy wejsciowych lacz informacyjnych, dwa liczniki, których wejscia in¬ formacyjne stanowia wejscia urzadzenia pamieci, i których wejscia sterujace sa dolaczone do bloku sterujacego, polaczonego z generatorem impulsów taktujacych. Przy tym wyjscie jednego z liczników jest dolaczone do wejscia adresowego podstawo¬ wego bloku pamieci, którego wejscie sterujace jest ^dolaczone do bloku sterowania. Zgodnie z wyna¬ lazkiem urzadzenie pamieci jest wyposazone w do¬ datkowy blok pamieci, blok komutujacy i grupy elementów logicznych t-NIE. Przy tym wejscie in¬ formacyjne dodatkowego bloku pamieci jest pola¬ czone z wejsciem \ informacyjnym podstawowego fcloktl'pamiecf, wfejicie sterujace jest dolaczone do Waku^texow^jfiaT..# wejscie adresowe — do wyj¬ scia bloku komutujacego, którego wejscia infor¬ macyjne sa polaczone z wyjsciami obydwu liczni¬ ków, wejscia sterujace sa dolaczone do generatora impulsów taktujacych i do bloku sterowania. Poza tym do wyjsc podstawowego i dodatkowego bloku pamieci sa dolaczone odpowiednio wejscia informa¬ cyjne grup elementów logicznych I-NIE, których wejscia sterujace sa polaczone z blokiem sterowa¬ nia, a wyjscia — z grupami wyjsciowych lacz in¬ formacyjnych.Korzystnym jest, gdy blok komutujacy zawiera zespól synchronizacji i zespól komutacji. Przy tym korzystnym jest, gdy zespól synchronizacji zawiera przerzutnik RS, uklad koincydencyjny, uklad kom¬ binacyjny, inwerter i elementy logiczne, których wejscia stanowia wejscia sterujace bloku komu¬ tujacego i których wyjscia sa polaczone odpowied¬ nio z wejsciem R i wejsciem S przerzutnika RS, z jednym z wejsc ukladu kombinacyjnego i z jed¬ nym z wejsc ukladu koincydencyjnego, którego drugie wejscie jest polaczone z wyjsciem jedyn- kowym przerzutnika RS i którego wyjscie jest polaczone z drugim wejsciem ukladu kombinacyj¬ nego. Przy tym wyjscie ukladu kombinacyjnego jest polaczone z wejsciem inwertora i z jednym z wejsc sterujacych zespolu komutacji, z którego drugim wejsciem sterujacym polaczone jest wyj¬ scie inwertera.Istota rozwiazania technicznego wedlug wyna¬ lazku jest blizej wyjasniona na przykladzie wyko¬ nania wynalazku, przedstawionym na zalaczonym rysunku, na którym fig. 1 przedstawia schemat blo¬ kowy urzadzenia pamieci zgodnie z wynalazkiem; fig. 2 -^ schemat bloku komutujacego z wyna¬ lazkiem; fig. 2 — schemat bloku komutujacego urzadzenia pamieci wedlug wynalazku; a fig. 3 przedstawia wykresy czasowe, stanowiace ilustracje procesów, zachodzacych w urzadzeniu pamieci wedlug wynalazku.Urzadzenie pamieci zawiera podstawowy blok pamieci 1 oraz dodatkowy blok pamieci 2, których wejscia sterujace 3 i 4 sa podlaczone odpowiednio do bloku sterowania 5. Wejscia informacyjne 6, 7 podstawowego bloku pamieci 1 i dodatkowego blpku pamieci 2 sa polaczone ze soba i dolaczone do grupy 8 wejsciowych lacz informacyjnych.Wyjscia podstawowego bloku pamieci 1 i dodatko¬ wego bloku pamieci 2 sa dolaczone odpowiednio do wejsc informacyjnych 9, 10 pierwszej 11 i dru¬ giej 12 grupy elementów logicznych I-NIE, których 5 wyjscia sa dolaczone do grup 13 i 14 wyjsciowych lacz informacyjnych. Wejscia sterujace 15, 16 pierwszej grupy 11 elementów logicznych I-NIE i drugiej 12 grupy elementów logicznych I-NIE sa dolaczone do bloku 5 sterowania. io Wyjscie pierwszego licznika 17 jest dolaczone do wejscia adresowego 18 podstawowego bloku pa¬ mieci 1 i do wejscia informacyjnego 19 bloku ko¬ mutujacego 20, którego wyjscie jest polaczone z wejsciem adresowym 21 dodatkowego bloku pa- 15 mieci 2. Wejscie informacyjne 22 bloku komutu¬ jacego 20 jest polaczone z drugim licznikiem 23.Wejscia sterujace 24, 25, 26 bloku komutujacego 20 sa dolaczone odpowiednio do generatora 27 impul¬ sów taktujacych oraz do bloku 5 sterowania, który 20 równiez jest polaczony z wyjsciem generatora 27 impulsów taktujacych. Wejscia sterujace 28 i 29 odpowiednio pierwszego 17 i drugiego 23 liczników sa dolaczone do bloku 5 sterowania. Wejscia in¬ formacyjne 30 i 31 stanowia wejscia urzadzenia 25 pamieci.Blok komutujacy 20 (fig. 2) zawiera zespól 32 synchronizacji i zespól 33 komutacji. Zespól 32 synchronizacji zawiera przerzutnik RS 34, zbudo¬ wany z wykorzystaniem elementów logicznych 35, 30 36 I-NIE. Poza tym ten zespól synchronizacji 32 zawiera elementy logiczne 37, 38, przeznaczone do kluczowania impulsów przelaczajacych przerzut¬ nika RS 34, uklad koincydencyjny 39, zbudowany z wykorzystaniem elementów logicznych I-NIE, 35 uklad kombinacyjny 40, zrealizowany z wykorzy¬ staniem elementu logicznego I-NIE, oraz inwertor 41. Jedne z wejsc elementów logicznych 37, 38 stanowia wejscia sterujace 24, 26 bloku komutu¬ jacego 20, a drugie wejscia sa polaczone ze soba 40 i stanowia wejscie sterujace 25 bloku komutuja¬ cego 20.Wyjscie elementu logicznego 37 jest polaczone z wejsciem przelaczajacym 42 przerzutnika RS 34 i z jednym z wejsc ukladu kombinacyjnego 40. 45 Wyjscie elementu logicznego 38 jest polaczone z drugim wejsciem przelaczajacym 43 przerzutnika RS 34 i z jednym z wejsc ukladu koincydencyj¬ nego 39.Wyjscie jedynkowe przerzutnika RS 34 jest po- 80 laczone z drugim wejsciem ukladu koincydencyj¬ nego 39, którego wyjscie jest polaczone z drugim wejsciem ukladu kombinacyjnego 40, Przy tym wyjscie ukladu kombinacyjnego 40 jest polaczone z wejsciem inwertora 41 i z jednym z wejsc ste- 55 rujacych 44 zespolu komutacji 33. Wyjscie inwer¬ tora 41 jest polaczone z drugim wejsciem steru¬ jacym 45 zespolu komutacji 33.Zespól komutacji 33 zawiera elementy logiczne w 46 I-LUB-NIE. Wejscia informacyjne zespolu ko¬ mutacji 33 stanowia wejscia informacyjne 19 i 22 bloku komutujacego 20. Wyjscia elementów logicz¬ nych 46 I-LUB-NIE sa podlaczone do wejscia adresowego 21 dodatkowego bloku pamieci Z (fig. X),& Na fig. 3 sa przedstawione nastepujace przebiegi: ciag impulsów synchronizacji CI na wyjsciu gene¬ ratora 27 impulsów taktujacych (fig. 1), ciag im¬ pulsów synchronizacji C2 (fig. 3) na wyjsciu gene¬ ratora Z7 (fig. 1) impulsów taktujacych, sygnal 47 informacji, doprowadzany z wyjscia bloku 5 ste¬ rujacego do bloku komutujacego 20 i do bloków 1, 2 pamieci, sygnal 48, otrzymywany na wyjsciu elementu logicznego 38 (fig. 2), sygnal 49, otrzymy¬ wany na wyjsciu elementu logicznego 37 (fig. 2), synal 50, otrzymywany na wyjsciu elementu logicz¬ nego 36 (fig. 2), sygnal 51, otrzymywany na wyj¬ sciu ukladu koincydencyjnego 39, sygnal 52, otrzy¬ mywany na wyjsciu ukladu kombinacyjnego 40, oraz .§ygnal 53, otrzymywany na wyjsciu inWer¬ tera 41. Na fig. 3 T oznacza takt pracy procesora elektronicznej maszyny cyfrowej.Urzadzenie pamieci wedlug wynalazku dziala w sposób nastepujacy. Do zrealizowania rozkazów, dotyczacych przetwarzania danych, z urzadzenia pamieci nalezy odczytac dwa argumenty operacji i wpisac do urzadzenia pamieci wynik przetwarza¬ nia. Aby zaoszczedzic na slowie rozkazowym, zwykle adres wyniku zadawany jest w sposób niejawny, na przyklad wynik przetworzenia (ope¬ racji) jest zapisywany na miejsce pierwszego argumentu operacji Dlatego w rozkazie sa wskazywane dwa adresy: adres rejestru urzadzenia pamieci, gdzie zapisany jest pierwszy argument operacji i dokad nalezy zapisac wynik operacji, oraz adres rejestru urza¬ dzenia pamieci, gdzie jest zapisany drugi argu¬ ment operacji.Argumenty sa zapisywane w urzadzeniu pamieci z grupy 8 wejsciowych lacz informacyjnych, do których argumenty sa wprowadzane, na przyklad, z pamieci operacyjnej (pamiec operacyjna na fig. 1 nie jest uwidoczniona).Adresy rejestrów urzadzenia pamieci sa wpisy¬ wane do liczników 17 i 23. Zapis jest realizowany z wejsc informacyjnych 30 i 31 w momencie, gdy na wejscie sterujace 28 i 29 tych liczników jest doprowadzony sygnal 47 (fig. 3) z wyjscia bloku sterowania 5 (fig. 1). Sygnal 47 z bloku sterowania 5 (na przyklad, mikroprogramowego) jest doprowa¬ dzany równiez do wejsc sterujacych 3 i 4 bloków pamieci 1 i 2 oraz do wejscia sterujacego 25 bloku komutujacego 20. Blok komutujacy 20 dolacza do wejscia adresowego 21 bloku 2 pamieci wyjscie licznika 17. W ten sposób informacja jest wpisy¬ wana jednoczesnie do dwóch odpowiadajacych sobie .nawzajem rejestrów bloków pamieci 1 i 2 zgodnie z adresem, wyznaczanym przez zawartosc jednego, licznika 17. Zapis nastepnych argumentów operacji .zrealizowany jest analogicznie. Przy tym zawartosc, pierwszego licznika 17 stanowi juz adres .nastepnego argumentu operacji. Zmiana adresu nastepuje przy zapisywaniu w liczniku 17 okreslo¬ nego pola nastepnego rozkazu wprowadzania da¬ nych lub przy zwiekszeniu zawartosci licznika 17 o jeden przy wprowadzeniu bloku danych. Prze¬ mieszczenie informacji do licznika 17 jest realizo¬ wane na sygnal z bloku sterowania 5, który to sygnal doprowadza sie do wejscia sterujacego 28. ft Po zapelnieniu urzadzenia pamieci w obydwu blokach pamieci 1 i 2 jest zapisana jedna i ta sama informacja w odpowiadajacych sobie nawza¬ jem rejestrach urzadzenia pamieci. 5 W pewnym momencie pracy procesora elektro¬ nicznej maszyny cyfrowej, w której sklad wchodzi urzadzenie pamieci wedlug wynalazku, wykony¬ wany jest rozkaz wykonywania operacji na da¬ nych, na przyklad, sumowania dwóch argumentów. 10 Obydwa argumenty sa wpisane, w ogólnym przy¬ padku, do dwóch róznych rejestrów urzadzenia pamieci. Przy odczytywaniu tego rozkazu adres pierwszego argumentu jest zapisywany w liczniku 17, a adres drugiego argumentu — w liczniku 23. ti Przy braku sygnalu 47 (fig. 3) z wyjscia bloku ste- , rowania 5 (fig. 1) blok komutujacy 20 dolacza do wejscia adresowego 21 bloku pamieci 2 wyjscie drugiego licznika 23. Obydwa bloki pamieci 1 i 2 znajduja sie w stadium ciaglego odczytywania, * dlatego na wejsciu informacyjnym 9 jednej grupy 11 elementów logicznych I-NIE bedzie znajdowac sie informacja, odczytana z bloku pamieci* 1 wedlug adresu pierwszego argumentu, a na wejsciu infor¬ macyjnym 10 drugiej grtipy 12, elementów logicz- 25, hych I-NIE! — informacja, odczytana z bloku 2 pamieci wedlug adresu drugiego argumentu.W pierwszym póltakcie wykonywania operacji do wejsc sterujacych 15, 16 grup 11 i 12 elemen¬ tów logicznych doprowadza sie sygnal z bloku 30 sterowania 5, który zezwala na przejscie informacji przez grupy 11 i 12 elementów I-NIE do wejsc grup 13 i 14 wyjsciowych lacz informacyjnych.Grupy 13 i 14 wyjsciowych lacz informacyjnych sa dolaczone do wejsc bloku przetwarzajacego proce- 39 sora (nie uwidocznionego na rysunku), a grupa 8 wejsciowych lacz informacyjnych — do wyjscia bloku przetwarzajacych procesora. Po pewnym czasie, równym opóznieniu, wprowadzanemu przez blok przetwarzajacy, wynik operacji pojawia sie 41 r na grupie 8 wejsciowych lacz informacyjnych.W drugim póltakcie wykonywania operacji blok sterowania 5 doprowadza sygnal zapisu 47 (fig. 3) do wejscia sterujacego 25 (fig. 1) bloku komutuja¬ cego 20 i do wejsc sterujacych 4 i 3 bloków pamieci 4§. 2 i 1. Przy tym blok komutujacy 20 odlacza od wejscia adresowego 21 bloku pamieci 2 licznik 23 i dolacza licznik 17, w którym zapisany jest adres pierwszego argumentu operacji, i do bloków pa¬ mieci 1 i 2 wpisany zostaje wynik operacji, znaj- w dujacy sie na grupie 8 wejsciowych lacz informa¬ cyjnych wedlug adresu pierwszego argumentu.Przesylanie argumentów z jednego rejestru do drugiego realizowane jest w sposób nastepujacy.Na sygnal, doprowadzany z bloku sterowania 5 do m< wejscia sterujacego 16 grupy 12 elementów logicz¬ nych I-NIE, nastepuje przekazywanie drugiego argumentu z bloku pamieci 2 do grupy 14 wyjscio¬ wych lacz informacyjnych. Blok przetwarzania danych (nie uwidoczniony na rysunku) otrzymuje 00^ polecenie przekazywania tej informacji (na przy¬ klad, poprzez dodatnie zera) na grupe 8 wyjscio¬ wych lacz informacyjnych. W drugim póltakcie informacja z grupy 8 wejsciowych lacz informa¬ cyjnych jest zapisywana w obydwóch blokach pa- 01 mieci 1 i 2 wedlug adresu pierwszego argumentu,r wwWctt * Pfzy tym blokkomutujacy 20 przelacza wejscie acfrecowe 21 bloktf pamieci 2 z licznika 23 na licznik 17. Synchronizacja pracy bloku komutuja- cego 20 jest realizowana przez generator 27 impul¬ sów taktujacych.Jak widac, urzadzenie pamieci wedlug wyna¬ lazku pozwala na jednoczesne odczytywanie danych z dwóch róznych rejestrów i zapisywanie wyniku w jednym z tych rejestrów w jednym takcie robo¬ czym procesora.Blok komutujacy 20 (fig, 2) pracuje, w sposób nastepujacy. Do wejscia sterujacego 25 bloku ko¬ mutujacego 20, to zmaczy do wejscia zespolu 32 synchronizujacego, doprowadza sie z bloku stero¬ wania 5 (fig. 7) sygnal 47 (fig. 3). Do wejsc steru¬ jacych 24 i 26 (fig. 2) bloku komutujacego 20 sa doprowadzane impulsy synchronizacji Cl i C2 z generatora 27 impulsów taktujacych. Na wyjsciu elementu logicznego 38 ksztaltuje sie sygnal 48, który ustawia przerzutnik RS 34, wedlug impulsu synchronizujacego Cl. Na wyjsciu elementu logicz¬ nego 37 ksztaltuje sie sygnal 49, który powoduje zmiane stanu przerzutnika wedlug impulsu syn¬ chronizujacego C2. W ten sposób przerzutnik RS 34 znajduje sie w stanie jedynkowym w okresie czasu od poczatku impulsu synchronizujacego Cl do po¬ czatku impulsu synchronizujacego C2.Sygnal 50 z wyjscia przerzutnika RS 34 i sygnal 48 z wyjscia elementu logicznego 38 sa podawane na uklad koincydencyjny 39, na którego wyjsciu ksztaltowany jest sygnal 51, którego czas trwania odpowiada okresowi czasu miedzy impulsami syn¬ chronizacji Cl i C2. Uklad kombinacyjny 40 su¬ muje sygnaly 49 i 51 i wytwarza sygnal 52, którego poczatek odpowiada zakonczeniu impulsów syn¬ chronizujacego Cl, a zakonczenie — zakonczeniu impulsów synchronizujacego C2. Ten sygnal jest doprowadzany do jednego z wejsc sterujacych 44 zespolu komutacji 33. Dolacza on w drugim pól- takcie wyjscie licznika 17. Inwerter 41 wytwarza sygnal 53, bedacy negacja sygnalu 52 doprowadza¬ nego do jego wejscia z wyjscia ukladu kombinacyj¬ nego 40. Sygnal 53 doprowadzany jest do wejscia sterujacego 45 zespolu komutacji 33. Odlacza on na czas oddzialywania sygnal 52 wyjscie licz¬ nika 23.W ten sposób w pierwszym póltakcie, gdy reali¬ zowane jest odczytywanie argumentów, blok ko¬ mutujacy 20 dolacza do wejscia adresowego 21 bloku 2 pamieci wyjscie drugiego licznika 23. Na¬ stepuje wówczas odczytywanie zawartosci bloku pamieci 2 wedlug adresu drugiego argumentu. Po zakonczeniu impulsu synchronizujacego Cl (fig. 3) w bloku komutujacym 20 (fig. 1) rozpoczynaja sie procesy nieustalone. Do momentu rozpoczecia za¬ pisu wedlug impulsu synchronizujacego C2 wszyst¬ kie procesy nieustalone koncza sie i do wejscia adresowego 21 bloku pamieci 2 doprowadza sie adres z pierwszego licznika 17. Oznacza to, ze zapis w bloku pamieci 2 jest realizowany wedlug adresu, wyznaczanego przez pierwszy licznik 17.Ten adres jest doprowadzany przez caly czas od¬ dzialywania sygnalu 52 (fig. 3). Po- zakonczeniu sygnalu 52 blok komutujacy 20 (fig. 1) ponownie 5 dolacza do wejscia adresowego 21 bloku pamieci 2 licznika 23; wyznaczajacy adres argumentu.Opisany wyzej uklad pozwala realizowac prze¬ laczenie wejsc adresowych bloku 2r pamieci w przerwach miedzy impulsami synchronizujacymi ir Cl i C2 (fig. 3).Zastrzezenia patentowe 1. Urzadzenie pamieci, zawierajace podstawowy blok pamieci; którego wejscie informacyjne jest lf dolaczone do grupy wejsciowych lacz informacyj¬ nych, dwa liczniki, których wejscia informacyjne stanowia wejscia * urzadzenia pamieci i których wejscia sterujace sa dolaczone do bloku sterowania, polaczonemu z generatorem impulsów taktujacych, u przy tym wyjscie jedrnego z liczników jest dola¬ czone do wejscia adresowego podstawowego bloku pamieci, którego wejscie sterujace dolaczone jest do bloku sterowania, znamienne tym, ze zawiera drugi blok pamieei (2), blok komutujacy (20) oraz jj grupy (11, 12) elementów logicznych I-N1E, przy czym wejscie informacyjne (7) drugiego bloku pa*, mieci (2) jest polaczone z wejsciem informacyjnym; (6) pierwszego bloku pamieci (1), jego wejscie ste¬ rujace (4) jest dolaczicne do bloku sterujacego (5)* ,0 a wejscie adresowe jest dolaczone do wyjscia bloku komutujacego (20), którego wejscia informacyjne (19, 22) sa polaczone z wyjsciami obydwu liczni¬ ków (17, 23) odpowiednio, a wejscia sterujace (24, 25, 26) bloku komutujacego (20) sa dolaczone odpo- 35 wiednio do generatora (27) impulsów taktujacych i do bloku sterowania (5), a poza tym do wyjsc pierwszego (1) i drugiego (2) bloku pamieci sa do¬ laczone odpowiednio wejscia informacyjne (9,., 10) grup (11, 12) elementów logicznych I-NIE, których 40 wejscia (15, 16) sterujace sa polaczone z blokiem sterowania (5), a wyjscia sa dolaczone do grup (13, 14) lacz informacyjnych. 2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze blok komutujacy (20 zawiera zespól'synchro- 45* nizacji (32) oraz zespól komutacji (33), przy czym zespól synchronizacji (32) zawiera przerzutnik RS (34), uklad koincydencyjny (39), uklad kombma^ cyjny (40), inwerter (41) oraz elementy logiczne* (37, 38), których wejscia stanowia wejscia-steru- CT jace bloku komutujacego (20) i których Wyjscia* sa polaczone odpowiednio z wejsciami przelaczaja¬ cymi (42, 43) przerzutnika RS (34), z jednym z wejsc ukladu kombinacyjnego (44) i z jedriynr z wejsc ukladu kombinacyjnego (40), którego dru- ••* gie wejscie jest polaczone ^ wyjsciem jedynkowym przerzutnika RS (34); a wyjscie*— z drtrgirti we}-1 sciem ukladu kombinacyjnego (40), którego wyjscie* jest polaczone z wejsciem inwertera (41) i z jetl^ nym z wejsc sterujacych zesiklu komutacji' (3Sfc ••* z którego drugim wejsciem- sterujacym- polaczone* jest wyjscie inwertera (4l).109 526 <7#M l l -AnU lf 9 20V TT.E w I ' \25 ¥ FIG.1 Js« # UA J. w.J L 5V 52 W i r FIG. 3 J L i r FIG 2 PL