SU1430957A2 - Устройство дл тестового контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к области автоматики и цифровой вычислительной техники, может быть использовано в управл ющих комплексах и вычислительных центрах с разнородной цифровой техникой и  вл етс  усовершенствованием изобретени  по а.с. № 1251084. Целью изобретени   вл етс  расширение функциональных возможностей контрол  блоков различного функционального назначени . Поставленна  цель достигаетс  тем, что в устройство дополнительно введен блок реконфигурации пам ти. Введение в устройство блока реконфигурации пам ти дает возможность производить перестройку пам ти каналов в зависимости от степени сложности цифровых контроли-. руемых блоков, что позвол ет рационально использовать оборудование, повысить его производительность. Так, при тестовом контроле цифровых блоков средней и малой степени сложности перестройка пам ти каналов позвол ет увеличить емкость пам ти дл  тестовых наборов в 2-3 раза, это дает возможность снизить количество перегрузок канальной пам ти от ЭВМ, в процессе которых в основном и тер етс  производительность устройства. Кроме того, перестройка пам ти позвол ет увеличить скорость контрол  также в 2-3 раза. 5 ил. (Л с

Description

4iib СО

СП

s|

1Ч

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дЛ  контрол  цифровых блоков.

Цель изобретени  - расширение функциональных возможностей устройства за счет возможности контрол  блоков различного функционального назначени .

На фиг. изображена функциональна  блок-схема предлагаемого устройства; на фиг.2 - блок микропрограммного управлени ; на фиг.З - блок реконфигурации пам ти; на фиг.4 - блок обмена с контролируемым цифро- BbiM блоко1и на фиг.З - мультиплексор адреса.

Устройство содержит входную и выходную шины св зи с ЭВМ, буферный регистр J, буферный блок 2 пам ти, блок 3 микропрограммного управлени , блок 4 реконфигурации пам ти, блок 5 обмена с контролируемым цифровым блоком , счетчик 6 логических номеров, блок 7 пам ти, счетчик 8 длины векторов , регистр 9 набора и выходной коммутатор 10.

Блок 3 микропрограммного управлени  содержит модификатор адреса, состо щий из коммутатора 11, программного регистра 12, блока 13 пам ти микр команд, мультиплексора 14, шифратора 15, дешифратора 16, адресного-мультиплексора 17, ,блока 18 синхронизации , триггеров 19 и20 и элемента ИЛИ 21. Кроме того, блок 3 содержит блок пам ти, образованный блоком 22 пам т масок каналов, блоком 23 пам ти тестовых наборов и блоком 24 пам ти кодов управлени  коммутатором входов - выходов.

Блок 4 реконфигурации пам ти соде жит счетчик 25 слоев пам ти, коммутаторы 26 - 28 и элементы И 29-31.

Блок 5 обмена с контролируемым цифровым блоком содержит узел пам ти образованный регистром 32 масок каналов , регистром 33.тестовых наборов и регистром 34 кодов управлени  коммутатором входов - выходов. Кроме то го, блок 5 содержит коммутатор 35 входов - выходов, элемент 36 задержки, разр дный блок 37 сравнени , элемент ИЛИ 38 и коммутатор 39 результата. .

Мультиплексор адреса содержит.регистр 40 адреса тестового набора, коммутатор 41, адресный регистр 42, шифратор 43, регистр 44 конечного

0

5

0

5

0

5

0

5

адреса тестового набора и схему 45 сравнени .

Матрична  организаци  канальных ОЗУ, используема  в устройстве, ориентирована на тестовый контроль цифровых блоков большой сложности (т.е. блоков, имеющих шинную организацию структуры, содержащих микропроцессоры , БИС ОЗУ и т.п.).

Контроль таких блоков, в частности, предполагает смену направлени  обмена данными между устройством контрол  -и контролируемого блока, а такде маскирование результата контрол  по любому числу контактов в каждом такте контрол .

Однако, в насто щее врем  удельный вес цифровых блоков большой слож- нос.ти в общей номенклатуре изделий составл ет 15-20%,

В остальных случа х цифровые блоки  вл ютс  блоками средней и малой степени сложности. При их необходимость в блоках пам ти кодов управлени  коммутатором входов - выходов и пам ти масок каналов отпадает.

Поэтому в устройстве предлагают- с  средства дл  перекрнфигурации бло- ка пам ти в зависимости от степени : сложности контролируемых цифровых блоков.

в случае контрол  цифровых блоков средней и малой степени сложности блока пам ти кодов управлени  коммутатором входов - выходов и пам ти масок каналов используютс  в качестве дополнительной пам ти тестовых наборов , а распределение контактов блока на входы и выходы, а также маскирование незадействованных контактов осуществл етс  соответствзпощими регистрами .

Устройство работает в двух режимах: в режиме тестового контрол  цифровых блоков большой сложности и в режиме тестового контрол  цифровых блоков средней и малой степени сложности .

В первом режиме устройство работает следующим образом. Цифровой контролируемый блок подключаетс  к входам - выходам коммутатора входов - выходов блока обмена с контролируемым цифровым блоком (объект контрол  не показан). В тесте содержитс  таблица соответстни  логических коме- .Р.9..контролируемого цифрового блока

31 30957

его физическим контг ктам выходныхи уменьшаетс  на единицу состо ние

размеров..счетчика 8 длины векторов тестового

В блок 7 пам ти с входной шинынабора, а также осуществл етс  сдвиг св зи с ЭВМ записьшаготс  физическиевлево информации в регистре 9 набо- номера контролируемого цифрового бло-ра. Процесс записи информации выпол- ка, соответствующие логическим номе-н етс  по новому информационному раз- рам,р ду буферного блока пам ти. ПривеЗ .апись информации в блок 7 пам тиденные операции повтор ютс  до тех осуществл етс  следующим образом . Код IQпор, пока содержимое счетчика 8 длины логического номера контакта цифровоговекторов не станет равным нулю. При контролируемого блока по входной ши-этом по микрокоманде блока 3 микроне св зи с ЭВМ заноситс  в счетчикпрограммного управлени  включаетс  6 логических номеров. По данному ад-триггер 19 и через элемент ИЛИ 21 ресу в блок 7 пам ти с входной шины 15осуществл етс  блокировка тактовых св зи с ЭВМ заноситс  код физическогосигналов, поступающих с выхода блока адреса контакта контролируемого бло-18 синхронизации. После изменени  ка, С входной шины св зи с ЭВМ в блоксодержимого буферного регистра 1 в 3 микропрограммного управлени  за-регистр 9 набора заноситс  информа- нос тс  микропрограммы работы. Адрес 20Ч нового значени  теста, и процесс микрокоманд заноситс  в программныйзаписи повтор етс . Таким образом, в регистр 12, коды микрокоманд - в блокбуферный блок 2 пам ти занос тс  дан- 13 пам ти микрокоманд, начальный ад-ные, необходимые дл  одного такта рее теста - в регистр 40 начальногоконтрол .

адреса тестового набора, а конечный 25 Запись информации буферного блока адрес заноситс  в регистр 44 конечно-2 пам ти в блokи 22 - 24 пам ти овуще- го адреса тестового набора, коды час-ствл етс  следующим образом. Код вы- тоты функционального контрол  и вре-борки узлов з&носитс  в буферный ременного положени  строба контрол ,гистр 1, а информаци  с выходов бу- обеспечивающего прием информации с Qферного-блока 2 пам ти подаетс  на контролируемого цифрового блока, за-информационные входы блоков 22 - 24 носитс  в блок 18 синхронизации.пам ти. В регистр 40 начального адВ тестовом наборе, необходимом дл реса тестового набора заноситс  код

каждого такта контрол , содержатс начального адреса теста. В програмвходные воздействи  и эталонные реак-мный регистр 12 заноситс  адрес подции , коды маскировани  каналов цифро- программы записи информации в блоки

вого блока и коды управлени  кеммута-22 - 24 пам ти. По микрокоманде,

тором входов - выходов.поступающей с выхода дешифратора 16,

Вначале тестовый набор заноситс осуществл етс  запись информации из в буферный .блок 2 пам ти следующим буферного блока 2 пам ти в выбранный образом. В буферный регистр 1 зано-блок пам ти. Операции повтор ютс  ; ситс  код выбранного запоминающегодл  всех типов узлов, при этом в бу- устройства. В счетчик 6 логическихферный регистр 1 предварительно за- номеров заноситс  начальный логичес-нос тс  коды выборки соответствующих кий номер контакта цифрового контроли-блоков устройства, руемого блока. В счетчик 8 длины век- После перезаписи информации из торов заноситс  код длины группы шин,буферного блока 2 пам ти в блоки 23 которым соответствует данна  тестова и 24 пам ти и в счетчик 25 слоев па- последовательность. Тестовый наборм ти в блок 2 пам ти занос тс  толь- заиоситс  в регистр 9 набора. Код ко изменени  в тестовой последова- информации блока 7 пам ти выбираеттельности последующего такта. После информационный разр д буферного блоказаполнени  информацией блоков 22 - 24 2 пам ти, в который записываетс  кодпам ти в регистр 44 конечного адреса информации старшего разр да регистратестового набора заноситс  код ко- 9 набора. Запись осуществл етс  понечнрго адреса. В программный регистр команде, формируемой дешифратом 16.12 заноситс  начальный адрес про- По микрокоманде блока модификацииграммы выдачи теста. адреса увеличиваетс  на единицу зна- Кодом на выходе буферного регист- чение счетчика 6 логических номеровра 1 счетчик 25 слоев пам ти устанав10

15

51430957

ливаетс  в состо ние, обеспечивающее передачу на выход коммутатора 26 содержимого выходных шин блока 23 пам ти тестовых наборов, коммутаторы 27 и 28 устанавливаютс  в состо ние коммутации на выход соответственно блока 22 пам ти масок каналов и блока 24 пам ти кодов управлени  коммутатором входов - выходов.

Элементы И 29 - 31 устанавливаютс  в состо ние, разрешающее прохождение синхросигналов занесени  в регистры 32 - 34 блока 5 обмена с контролируемым цифровым блоком.

Затем запускаетс  блок 18 синхронизации , который обеспечивает выдачу тактовых импульсов, поступающих на входы блока.3 микропрограммного управени  и блока 4 реконфигурации пам - 20 ти. Кроме того, блок 18 синхронизации выдает импульсы на входы счет- чика 25 слоев пам ти и дл  обеспечени  стробировани  принимаемой информации с выходов контролируемого цифрового блока. Частота этих импульсов может быть в два или три раза f в зависимости от количества блоков пам ти , используемых дл  тестовых наборов ) выше, чем частота импульсов, поступающих на входы регистров блока 3 микропрограммного управлени .

25

ко вх ни ка ти

ра ка пе бл ро со им ра ет бл ка

с  де ра те

та ос ре то 30 на Вы 1 же фо ин бл Ос сл на бл вт пе ка си па си л  ци то но

По макрокоманде блока 3 микропрограммного управлени  код начального адреса из регистра 40 начального адреса тестового набора заноситс  в адресный регистр 42 тестовьпс воздействий . Выбранна  по данному/адресу информаци  из блоков 22 - 24 пам ти заноситс  в соответствующие регистры 32-34.

Информаци  с выхода регистра 34 управлени  коммутатором входов - выходов обеспечивает управление коммутатором 35 входов - выходов, информаци  с выхода регистра 33 тестовых .наборов формирует коды воздействи  и эталонных реакций, информаци  с выхода регистра 32 масок каналов используетс  дл  маскировани  незадействованных каналов или каналов, состо ни  которых  вл ютс  неопределенными .

Во втором режиме устройство работает следующим образом.

Рассмотрим случай, когда дл  тес товых. наборов используютс  три блока 22 - 24 пам ти.

5

0

5

Данные о распределении контактов контролируемого цифрового блока на входы и выходы, а также о маскировании незадействованных контактов блока занос тс  в буферный блок 2 пам ти описанным ранее способом.

Выходные сигналы буферного регистра 1 устанавливают коммутатор 27 блока 4 реконфигурации пам ти в режим передачи данных на входы регистра 32 блока 5 обмена с контролируемым циф- ровьпу блоком, а элемент И 30 - в состо ние, разрешающее прохождение импульсов записи на синхровход регистра 32, в результате чего осуществл етс  запись содержимого буферного блока 2 пам ти в регистр 32 масок каналов.

Затем элемент И 30 устанавливаетс  в состо ние, запрещающее прохождение синхросигналов на входы регистра 32 масок каналов, перевод  его тем самым в режим хранени  информации.

Аналогичным образом через коммутатор 28 блока 4 реконфигурации пам ти осуществл етс  запись информации в регистр 34 кодов управлени  коммутатором входов - выходов блока 5 обме- 0 на с контролируемым цифровым блоком. Выходным сигналом буферного регистра 1 через элемент И 31 регистр 34 также переводитс  в режим хранени  информации . Затем происходит занесение информации в блоки 22-24 пам ти блока 3 микропрограммного управлени . Особенностью при занесении информации следует считать, что первый тестовый набор заноситс  по первому адресу блока 23 пам ти тестовых наборов, второй тестовый набор заноситс  по первому адресу блока 22 пам ти масок каналов, третий тестовый набор заноситс  по первому адресу блока.24 пам ти кодов управлени  коммутатором вхьдов - выходов. А так как максимальна  частота тестового контро-: л  в основном определ етс  временем цикла считывани  из блоков 22 - 24, то это дает возможность при минимальном цикле считьгеани  повысить скорость тестового контрол  в три раза.

С выхода буферного регистра 1 устанавливаетс  коэффициент делени  счетчика 25 слоев пам ти. По входной шине св зи с ЭВМ в блок 18 заноситс  код коэффициента увеличени  частоты, обеспечивающий прием информации с контролируемого цифрового блока и

5

0

5

0

5

7

частоты, выдаваемой на входы счетчика 25 слоев пам ти по сравнению с частотой импульсов, выдаваемых на входы регистров блока 3 микропрограм много управлени , и осуществл етс  его запуск.

ТТо микрокоманде блока 3 микропрограммного управлени  код начального адреса из регистра 40 начального адреса тестового набора заноситс  в адресный регистр 47. Выбранна  по данному адресу информаци  из блоков 22 - 24 пам ти поступает на входы коммутатора 26. Запускаетс  счетчик 25 слоев пам ти. Информаци  из блоков 22 - 24 пам ти через коммутатор 26 последовательно заноситс  в ре- регистр 33 тестовых наборов, т.е. в каждом цикле считьшани  информации выполн етс  за три цикла контрол .

В каждом следующем цикле считыва ни  информации из блоков 22 - 24 пам ти код с выхода адресного регистра 42 увеличиваетс  на единицу при помощи шифратора 43. Новое значение кода адреса тестового набора через коммутатор 41 заноситс  в адресный регистр 42 и обеспечивает выборку из блоков 22 - 24 пам ти.

Процесс формировани  теста продолжаетс  до тех пор, пока содержимое адресного регистра 42 не станет равно коду регистра 44 конечного,адреса тестового набора. Сигнал с выхода схемы 45 сравнени  поступает на управл ющий вход мультиплексора 14, что обеспечивает перевод адресного регистра 42 в режим хранени  ин формации, и нова  тестова  последовательность не формируетс . Результа ты контрол  с выходов разр дного блока 37 сравнени  через элемент ИЛИ 38 поступают на управл ющий вход мультиплексора 14, что обеспечивает фиксирование результата Конец проверки или Брак в триггерах 19 и 20 и вьщачу сообщени  на выходную шину св зи с ЭВМ. На индикацию можно передавать данные, поступающие с выходов коммутатора 39 результата и выходного коммутатора 10.

Дл  выдачи данных блока 5 обмена с контролируемым цифровым блоком на индикацию необходимо в счетчик 6 логических номеров занести начальный логический номер контакта объекта контрол , а в счетчик 8 длины векторов - код длины вектора. В програм30957

мный регистр 12 заноситс  начальный адрес микропрограммы выдачи результатов контрол . В буферный регистр 1 заноситс  код выбираемого регистра, который переключает необходимое направление коммутатора 39 результата. Код с выхода блока 7 пам ти выбирает необходимый информационный разр д при

jQ помощи выходного коммутатора 10. По микрокоманде блока 3 микропрограммного управлени  в регистр 9 набора заноситс  информаци  с выхода выходного коммутатора 10. Затем содержи-

15 мое счетчика 6 логических номеров увеличиваетс  на единицу, а с етчик 8 длины векторов уменьшаетс  на еди- ницу, что обеспечивает коммутацию информации нового логического номера.

20 Процесс заполнени  регистра 9 набора продолжаетс  до тех пор, пока содержимое счетчика длины векторов не станет равным . Информаци  с выходов регистра 9 набора через выходную

25 щину св зи передаетс  в ЭВМ дл ; индикации , что позвол ет локализовать неисправности объекта контрол .

Claims (1)

1. Формула изобретени 

   30 .

   Устройство дл  тестового контрол 

   цифровых блоков по авт.св. № 1251084, отличающеес  тем, что, с целью расщирени  функциональных возможностей за счет возможности контрол  блоков различного функционального назначени , устройство дополнительно содержит блок реконфигурации пам ти, перва  группа информационных

   Q входов которого соединена с группой выходов буферного блока пам ти, втора , треть  и четверта  группы информационных входов блока реконфигурации пам ти соединены с первой, вто .g рой и третьей группами выходов пол  микрокоманд блока микропрограммного управлени  соответственно, группа управл ющих входов блока реконфигурации пам ти соединена с первой

   СП группой выходов буферного регистра, п та  группа информационных входов и синхровход блока реконфигурации пам ти соединены с второй группой выходов буферного регистра и с первым выходом пол  синхронизации блока микропрограммного управлени  соответственно , п.ерва , втора  и треть  группы , выходов блока реконфигурации пам ти соединены с первой, вто35

   55

   От 73

   От 24

   От

   Ofrrfg

   /с

   HS5

   SmfJ

   OmtS

   H/ttfe