SU496550A1 - Устройство многоканального ввода - Google Patents

Description

(54) УСТРОЙСТВО МНОГОКАНАЛЬНОГО ВВОДА

1 .

Изобретение относитс  к вычислитель ной технике и может быть использовано |при разработке вычислительных машин и j систем.

I Известны устройства многоканального ; ввода, содержащие селектор буферов кан |лов , блок сопр жени , св занный с входами устройства и буферами каналов, чающими блоки приема. Цель изобретени  расширение функциональных возможностей I устройства, что; позволит осуществить приj ем информации по каналам с различными скорост ми передачи данных, независимую от процессора компановку данных, повышение ско рости обмена с оперативной пам тью проиессора , сокращение оборудовани  блоков приема.

Дл  осуществлени  цели предлагаемое устройство многоканального ввода содержит в селекторе буферов каналов шифратор адреса, буферный регистр, блок рассогласовани , коммутатор состо ш1  каналов, блок : занесени  и блок управлени , причем первый выход каждого блока приема соединен с соответствующим входом шифратора адреса и блока рассогласовани , второй выход каждого блока приема соединен с соответствуй щим входом шифратора адреса и коммут тора состо ни  каналов, первый выход шн ipaTopa адреса соединен с установочным входом буферного регистра, управл ющий , вход которого соединен спервым выходом I блока управлени , второй выход которого : соединен с первым выходом устройства, а j третий выход - с первым входом блока зв несенч , второй вход которого соединен со; вторым выходом устройства и первым вы-, уходом буферного регистра, а выход - с ci : ответствующими входами блоков приема, второй выход шифратора адреса соединен с соответствуюшшм входом коммутатора состо ни  каналов, выход которого соединен с соответствующим входом буферного регистра, второй вход которого соедииен .. ; с третьим выходом устройства, соответствующий вход которого соединен с первым входом блока управлени , второй вход которого соединен с выходом блока рассогласовани , а блок сопр жени  св зан с вхо-, 1дами коммутатора состо ни  каналов.

Кроме того, каждый блок приема буферов каналов содержит триггер приема, и вертор , первую и вторую схемы совпадар ни , схему., уравнени ,--лричем входы триг ,гера приеК а соединены соответственно с выходами первой и второй схем совпадени первые входы которых соединены с выходами блока занесени , второй вход первой схемы совпадени  соединен с выходом бло ка, сопр жени  и выходом инвертора, второй вход второй схемы совпадени  соедн нен с выходом инвертора, выходы триггер приема, вход и выход инвертора соединены с соответствующими входами схемы сравнени , выходы которой св заны с первым |И вторым выходами блока приема. I На фиг. 1 представлена блок-схема устройства; на- фиг. 2 - функциональна  схема блока приема, на фиг. 3 - временна  диаграмма и вид массива состо ний канала. Устройство многоканального ввода содержит блок сопр жени  1, блоки 2 лриема буферов каналов, селектор буферов каналов 3, блок рассогласовани  4, шифратор адреса 5, коммутатор состо ни  каналов 6 блок Занесени  7, буферный регистр 8, блок управлени  9, основные функциональ- ные св зи устройства многоканального вво да - входные шины Ю устройства сопр жени , выходные шины 11 устройства сопр жени , шины 12 сигналов рассогласовани  каналов, шины 13 инверсных сигналов рассогласовани  каналов, выходные uwHbi 14 блок.а рассогласовани , кодовые дилы 15 шифратора адреса, шины 16 вы- борки канала, выходна  шина 17 коммут& состо ни  каналов, кодовые шины 18 номера канала, кодовые ишны 19 состо ни  канала, шина 20 занесени  в буферный регистр, шина 21 управл ющих сигналов , выходна  шина 22 сигналов занесе ни  состо ни , щина 23 запроса ввода, входна  шина 24. Блок 2 приема буфера канала состоит из триггера приема 25 с входными схемами ИЛИ 26, 27, осуществл ющего хранение информации о предшествующем последнему изменению состо нии канала, инвертора 28, осуществл ющего инверсию поступающих с блока сопр жени  сигналов и схемы 29 сравнени  канала, котора  производит сравнение состо ний канала и триггера приема (в. состав схемы сравнени  вход т схемы И ЗО, 31 и ИЛИ 32, iiHBepTop 33). На фиг. 3 обозначены моменты изменени  состо ни  канала на выходе устрой ства сопр жени  и приведен пример записи соответствующих моментов изменеш  состо ний канала в массив канала с I о ,  чейку оперативной пам ти процессора , где , О - состо ни  каналов , rf ч ... .fc - реальное врем  изменени  состо ни  каналов. Принцип работы устройства многоканального ввода заключаетс  в следующем. Информаци , поступающа  с терминальных пультов, преобразуетс  устройством сопр жени  в уровни элементов, например в уро&ни интегральных схем, на которых может быть выполнено устройство. Сигналы на выходных щинах 11 блока сопр жени  1 представл ют собой двухуровневую последовательность изменений напр жений во времени. Устройство ввода фиксирует только изменени  состо5ший каналов. По изменению состо ни  любого канала уСтройст ва ввода посылает сигнал запроса ввода, по которому процессор осуществл ет приостановку выполнени  программы, и в соответствии с номером канала, изменившего состо ние, осуществл ет запись в массив состо ний канал аоперативной пам ти (каждому каналу соответствует свой массив), код состо ни  канала (О или 1.) в сопровождении текущего времени, который в данный момент записан на регистре времег ни процессора. Программы обработки массивов сото .НИИ каналовПроцессора, использу  предварительно введенные в пам ть процессора данные о скорости передачи каналов, преобразуют полученные временные метки в двоичные разр ды, которые составл ют сообщени , передаваемые по каналам св зи.Работа многоканального устройства ввода состоит в следующем. В режиме ввода сигналы с блока сопр жени  поступают по шинам 11 на блоки 2 приема буферов канала и коммутатор состо ни  каналов 6. В случае изменени  состо ни  канала схема сравнени  29 вырабатывает сигналы рассогласовани  канала и инверсные сигналы рассогласовани  канала, которые соответственно по шиНам 12 поступают на шифратор адреса 5 и блок рассогласовани  4 и по шинам 13 - на шифратор адреса 5 и коммутатор состо ни  6 Шифратор адреса реагиру  на сигналы рассогласовани  каналов, поступающие со схем сравнени  блоков 2 приема буферов каналов последовательно, начина  с младших номеров каналов, изменивших состо ние (в случае, если несколько каналов одновременно изменили состо ние), на кодовых шинах 15 задает код номера канала, изменившего состо Ш1е. Одновременно шифратор адреса 5 посылает по шинам 16 выборки канала сигнал, который открывает соответствующую коду выбранного канала входную сборку коммутатора состо ний канала 6, вследствие этого на выходной шине 17 коммутатора состо ний каналов 6 устанавливаетс  код изменившего сост  ние канала (О или 1). Кодовые шины 15 шифратора адреса 5 соединены с единичными входами триггеров буферного регистра, осуществл ющих хранение кода номера канала; выходна  шина 17 коммутатора состо ний каналов соединена с еди ничным входом триггера, Осуществл ющег , хранение кода состо ни  канала. В это же врем  по сигналам рассогла : совани  каналов блок рассогласовани  4 посылает сигнал, который по шине 14 по ступает на блок управлени  9. По этому сигналу блок управлени  осуществл ет вы работку двух тактирующих сигналов, сдви . нутых друг относительно друга во времен Первый сигнал поступает по шине 20 на единичные входы всех триггеров буфер ного регистра и осуществл ет запись в буферный регистр кгда номера и сс то ни  каналс1, изменившего состо ние. Выходы триггеров буферного регистра, в которых записан код номера канала, соединены кодовыми шинами 18 номера канала с.устройством управлени  процессора и блоком занесе1ш  7. Выходы триггера буферного регистра, в котором записан код состо ни  канала, соединены кодовыми шинами 1, с устройством управлени  процессора. Второй тактирующий сигнал поступает по шине 21 управл ющих сигналов на блок занесени  7, который в соответствии с кодом канала, записанным в буферном регистре 8, коммутирует поступивший иМпуЛьс на соответствующую выходную шину 22 сигналов занесени  состо ни , по которому в триггер приема 25 выбранного блока 2 приема буфера канала заноситс  код состо ни  канала. После этого блок управлени  9 вырабатывает сигнал, который по шине 23 запроса ввода поступает в устройство управ лени  процессора. Процессор приостанавливает программу обработки и по номе- . ру канала, который записан в буферном регистре 8, в соответствии с вышеописанным , осуществл ет запись в массив состо ний канала оперативной пам ти состо ни  канала в сопровождении временной метки. После этого по сигналу процессора, поступающему по шине 24, блок управлени  9 прекращает выработку потенциала запро са ввода, процессор возобновл ет програь му обработки прин той информации. Цикл : ввода повтор етс  только при следующем изменении состо ни  в каналах, зафиксированным устройством многоканального ввода. Предмет изобретени  1. Устройство многоканального ввода, содержащее селектор буферов Каналов, блок сопр жени , св занный с входами устройства и буферами каналов, включающими блоки ; приема, отличающеес , тем, I что, с целью расширени  функциональных возможностей устройства, оно содержит в селекторе буферов каналов шифратор адре- са, буферный регистр, блок рассогласовани , комкутатор состо ни  каналов, блок занесени  и блок управлени , причем первый выход каждого блока приема соединен с соответствующими входами ши4чэатора адре-. са и блока рассогласова1ш , второй выход 1 каждого блока приема соединен ссоответ ствующим входом шифратора адреса и коммутатора состо 1ш  каналов, первый выход шифратора адреса соединен с ycтaнoвoчны 4 входом буферного регистра, управл ющий , ; вход которого соединен с первым выходом  блока управлени , второй выход которого соединен с первым выходом устройства, а третий выход - с первым входом блока за-1 несени , второй вход которог-о соединен со вторым выходом устройства и первым выходом буферного регистра, а выход - с соответствующими входами блоков приема, второй выход ши(|ратора адреса соединен С соответствующим входом коммутатора состо ни  каналов, выход которого соединен с соответствующим входом буферного регистра, второй выход которого соединен с третьим выходом устройства, соответст вующий вход которого соединен с первым входом блока управлени , второй, вход коTOporo соединен с выходом блока рассоглэсовани , а блок сопр жени  св зан с вхо- . дамк коммутатора состо ни  каналов.I 2, Устройство поп. 1, отличающеес  тем, что, с целью сокращени  оборудовани  в нем каждый блок приема буферов каналов содержит триггер приема, инвертор, первую и вторую схемы совпадени , схему сравнеьш , причем входы триггера приема соединены соответственно с выходами первой и второй схем совпадени , первые входы которых соединены с выходом блока занесени , второй вход первой схемы совпадени  соединен с выходом блока сопр жени  и входом инвертора, второй вход второй схемы совпадени  соединен с выходом инвертора, выходы триггеpa приема, вход н выход инвертора соеди- i .тны соответствующими входами сравнени , выходы которой св заны с пер4 вым и вторым выходами блока приема.

Фиг. 2 г гп I вННММИНМА П Г t, t

Фиг л Я ВМНМЯШНВМИННЩМНМНМ1 I ч ° гп 1 гл. « 5 t, ., .