SU1405068A1

SU1405068A1 - Устройство приема и передачи информации в ЭВМ

Info

Publication number: SU1405068A1
Application number: SU864121615A
Authority: SU
Inventors: Валерий Леонидович Варго; Александр Анатольевич Дворников; Алексей Михайлович Ткаченко; Анатолий Федорович Лазарчук
Original assignee: Предприятие П/Я В-8893
Priority date: 1986-09-18
Filing date: 1986-09-18
Publication date: 1988-06-23

Abstract

Изобретение относитс к вычислительной технике, в частности к организации каналов приема и передачи информации между процессорами (ЭВМ) и внешними устройствами по единому унифицированному каналу св зи.Цель изобретени - сокращение аппаратурных затрат при организации канапов обмена информацией между несколькими процессорами и внешними устройствами . Устройство приема и передачи информации в ЭВМ содержит две груп-- пы приемопередатчиков 1 - 4 и имитатор 5 внешних устройств Имитатор 5 выполнен в виде дешифратора адресов регистров имитируемых периферийных устройств. 2 ил. с

Description

(Л

4&. о ел о

05 00

Фиг. 7

I Изобретение относитс к вычисли ельной технике, и может быть исполь : овано преимущественно при организа- кайалов приема и передачи инфор- нации между процессорами (ЭВМ) и дополнительными устройствами по единому унифицированному каналу св зи. I Цель изобретени сокращение ап- шратурных затрат при организации аналов обмена информацией между несколькими процессорами и внешними уст юйствами.

На фиг.1 изображена блок-схема

стройства приема и передачи информа щтл в ЭВМ; на фиг, 2 - функциональ- 1а схема имитаторов внешних устойств .

Устройство приема и передачи инюрмации в ЭВМ содержит приемопере- датчик 1 и 2 первой группы приемопередатчиков j приемник 3 и передатчик + второй группы приемопередатчиков, имитатор 5 внешних устройств, входы- зьйсоды 6-22 блоков.

Имитатор 5 содержит (фиг.2) выхо- 3;bi 23 и 24 схемы включени гвыключеи канальных передатчиков, дешифратор . 25 адресов имитируемых регист- эов, схему 26 формировани сигналов

lOTBL и MAD07L, схему 27 включени ыключени канальных передатчиков, входы-выходы 28-36 блоков о

Устройство рабо-тает следующим образом .

При подаче на вход 6 выбора режима работы имитатора 5 низкого уровн напр жени схема 27 формирует на выходе 23 низкий уровень сигнала который поступает на входы 13 и 14 разрешени приемопередатчиков первой группы . На выходе 24 схема 27 формирует высокий уровень напр жени , который поступает на входы 16 приемопередатчиков второй группы При этом пере- датчики приемопередатчиков 1 и 2 и передатчики 4 открываютс . На выходе 34 схема 27 формирует пассивньй уровень сигналаS закрывающий по входу 35 передатчики выходного каскада схемы 26. Активным считаетс высокий уровень сигнала, а пассивным - низ- кийо Процессор (не показан) в данном режиме проводит обмен сигналами с внешними устройствами (не показаны) , получа от внешних устройств необходимые дл нормальной работы процессора сигналы MOTBL и MAP07L. При этом сигналы MOTBL и MAD07L, формируемые

схемой 26, через закрытые передатчики этой схемы в канал процессора не передаютс и не вли ют на работу процессора .

При подаче на вход 6 выбора режима работы имитатора 5 высокого уровн напр жени схема 27 формирует на.выходе 23 высокий уровень сигнала , закрывающий по входам 13 и 4 передатчики приемопередатчиков 1 и 2, на выходе 24 низкий уровень сигнала , закрывающий по входам 16 дередат- чики 4, и на выходе 34 активный уровень сигнала, открывающий передатчики выходного каскада схемы 26, При этом процессор не имеет возможности обмениватьс сигналами с внешними устройствами. Процессор периодически организует в канале цикл обращени Ввод к регистру внешнего устройства с фиксированным адресом. При этом на входы 28 и 36 дешифратора 25 поступают сигналы AD01H - AD1Ш и ВУН (соответствующие фиксированному адресу ) от приемников приемопередатчиков 1 и от приемников 3 соответственно . Логической 1. каждого сигнала соответствует высокий уровень Дешифратор 25 формирует на выходе 32 активный уровень сигнала. После этого процессор формирует в канапе сигнал МОБМ, который передаетс через приемник 3 на вход 29 дешифратора 25 высоким уровнем (ОБМН)„ По приходу сигнала СЕМИ дешифратор 25 фиксирует. на выходе 3.2 активный уровень сигнала на весь канальный цикл обращени Ввод,, после этого процессор формирует в канале сигнал МДЧТЬ, который передаетс через приемник 3 на вход 31 схемы 26 высоким уровнем (ДЧТН), По приходу на вход 31 сигнала ДЧТН при наличии на входе 33 активного уровн сигнала схема 26 формирует и передает через свои передатчики выходного каскада в канал процессора сигналы MOTBL и MAD07Lii Процессор, получив из канала эти сигналы, заканчивает цикл снима в канале сигнал МОБМЬ, который через передатчики 3 снимает на входе 29 дешифратора 25 сигнал ОБМНо

Дешифратор 25 на выходе 32 формирует пассивный уровень сигнала, который формирует на выходах 21 .схемы 26 пассивные уровни сигналов MOTBL и MAp07Lo Процессор, получив в цикле Ввод от схемы 26 сигналы MOTBL и

MAD07L, организует в канале процессора цикл вывода по фиксированному адресу . При этом на входы 28 и 36 дешифратора 25 через приемники приемопередатчиков 1 и приемник 3 поступают сигналы AD01H - , БУН, соответствующие адресу 177566, Дешифратор 25 формирует на выходе 32 активный уровень сигнала Далее процессор формирует в канале сигнал МОБМЪ, который через приемник 3 передаетс на вход 29 дешифратора 25 и фиксирует на его выходе 32 активный уровень сигнала на весь канальный цикл Вывод , После этого процессор формирует в канале сигнал МДЭПЬ, который через приемник 3 поступает на вход 30 схемы 26 (ДЗПН), по приходу котоадресу в указанной выше последова- .тельностИо Тем самым имитатор 5 обеспечивает непрерывную работу процессора , отключенного передатчиками 1 --3 от канала внешних устройств.

Claims

Формула изобретени Устройство приема и передачи информации в ЭВМ, содержащее первую и вторую группы приемопередатчиков, причем первый и второй информационные входы-выходы приемопередатчиков первой группы вл ютс первым и вторым

информационными входами-выходами устройства .соответственно, управл ющий вход приемопередатчиков второй группы вл етс управл ющим входом устройства , управл ющий выход приемопере

рого и при наличии на входе 33 актив- 20 датчиков второй группы вл етс упкого уровн сигнала схема 26 формирует на выходе 21 сигнал MOTBL. Процессор по получении сигнала MOTBL заканчивает цикл обрап;ени Вывод, снима в канале сигналы и МДЗПЬ, которые, в свою очередь, через приемники 3 снимают сигналы ОБМН и ДЗПН на входе 29 дешифратора 25 и -на входе 30 схемы 26 соответственно Схема 26 формирует на выходе 21 пассивный высокий уровень сигнала MOTBLо Далее процессор выполн ет . программу до вывода следующей информации на, внешние устройства. При этом процессор снова организует цикл Ввод по фиксированному адресу, анализирует полученный сигнал MAD07L и организует цикл Вывод по этому

давл ющим выходом устройств, отличающеес тем, что, с целью сокращени аппаратурных затрат при . организации каналов обмена информацией между несколькими процессорами и внешними устройствами, введен имитатор внешних устройств, управл ющий вход которого вл етс входом задани режима работы устройства, управл ющий выход имитатора внешних устройств соединен с входами разрешени приемопередатчиков первой и второй групп, выход адреса имитатора внешних устройств вл етс адресным вы

ходом устройства, информационный

вход имитатора внешних устройств соединен с информационными выходами приемопередатчиков первой и второй групц

Фиг. 2