SU1012235A1 - Устройство дл обмена данными - Google Patents

Description

та И и два триггера, причем установочный вход первого триггера -соединен с выходом первого элемента И, синхроп ниэирукэдий вход - с первьм входом втораго элемента И и первым входом блока, информационный вход - с первым выходом компаратора, а выход с вторым выходом блока, установочный вход второго триггера соединен с выходом второго элемента И синхронизирующий вход - с первым входом первого элемента И и вторым входом блока выход - спервым выходом блока, а информационный вход - с вторым выходом компаратора, третий и четвертый выходы которого соединены соответственно с вторыми входами первого и второго элементов И, а группа входов с группой входов блока,

3. Устройство ПОП.1, отличающеес  тем, что блок св зи с магистралью содержит блок пам ти, два регистра адреса, два регистра данных, два элемента И, элемент ИЛИ, дйа триггера, два элемента задержки, элемент НЕ, компаратор адреса и генератор импульсов, причем выход генератора импульсов соединен с синхрог низирующим входом первого триггера и через элемент НЕ с синхронизирующим входом второго триггера, выход которого соединен с синхронизирующими входами первых регистров адреса и данных и элемента И, входом первого элемента задержки и с установочным входом первого триггера, выход которого соединен с синхронизирующимивходами вторых регистров адреса и дан ных и элемента И, входом второго элемента задержки и с установочньзм входом второго триггера, группа входов блока пам ти соединена с группами выходов первого и второго регистров адреса и с группой адресных выходов блока, группа входов-выходов с первыми входами-выходами первого и второго регистров данных, а вход с выходом элемента ИЛИ,.первый и второй входы которого соединены соответств1енно с выходами первого и второго элементов И, группа входов первого регистра адреса, выход первого элемента задержкиj группа входов первого элемента И, второй вход-выход первого регистра данных и информационный вход второго триггера соединены соответственно с первой группой адресных входов первым выходом , группой управл кицих входов и первыми группой информационных входов,-выходов и входом блока, па входов второго регистра.адреса,выход второго элемента задержки,инфррма ционный вход второго элемента И, второй вход-выход второго регистра данных соединены соответственно Е вторалми группой адресных входов, выходом, входом и группой информационных входов-выходов блока, инфор лационный вход первого, триггера соеринен через компаратор адреса с второй группой адресных входов блока, управл ющие входы первого и второго регистров данных подключены соответственно к группе управл квдих входов и второму входу блока.

4. Устройство ПОП.1, отличающеес  тем, что блок св зи с лини ми содержит линейный дешифратор и группу линейных согласовате лей, причем вход линейного дешифратора соединен с входом блока, а rpyftna выходов - с управл ющими входами линейных согласователей группы, первые и вторые входы-выходы которых  вл ютс  соответственно первой и второй группами входов-выходов блока.

1

, Изобретение относитс  к вычислительной- технике и может быть использовано в вычислительных системс15с дл  сопр жени  ЭВМ с каналами св зи.

Известны- устройства дл  обмена информацией , содержащие дешифратор режима , регистр адресов, блик коммутации , блок св зи,с каналом, блок формировани  обменных сигналов, блок приема, блок управлени , буферный регистр и блок выдачи информации

Недостатком этих устройств  вл ютс  ограниченные функциональные возможности.. ;

Наиболее близким к предлагаемому  вл етс  устройство дл  обмена информацией , содержащее генератор тактовых импульсов, управл к ций дешифратор ввода-вывода, блок пам ти, линейный блок ввода-вывода и блок микропрограммного управлени , группа адресных выходов которого через шину адреса соединена с группами входов

управл ющего дешифратора, дешифратора ввода-вывода и адресными группами входов блока пам ти и линейного блока вбода-вывода, группа информационных входов-выходов через шину данных с первой группой информационных входов-выходов линейного блока вводавывода и группой информационных входов-выходов блока пам ти, группа управл ющих выходов - через шину управлени  с группами управл ющих входов блока пам ти и линейного блока ввода-вывода, тактовый вход - с выходом генератора тактовых импульсо а синхронизирующий вход - с первым выходом управл ющего дешифратора, второй и третий выходы которого соединены соответственно с синхронизиру щими входами блока пам ти и дешифратора ввода-вывода, первый выход которого соединен с входом линейного блока ввода-вывода С2. Недостатком этого устройства  вл етс  ограниченна  область применени , вследствие чего оно не может быть использовано в иерархических системах передачи данных, так как может организовывать св зи с внешними устройствами только через линей ные устройства ввода-вывода с одинаковой приоритетностью св зи дл  каждого канала и не может по этой причи не обеспечить обмен с высокой скоростью с системой высшего уровн . Цель изобретени  - расширение области применени  устройства, Поставленна  цель достигаетс  тем что в устройство, содержащее генера тор- тактовых импульсов, управл ющий дешифратор , .дешифратор /ввода-вывода блок пам ти, линейныйблок вводавывода и блок микропрограммного уп .равлени , группа адресных выходов которого через шину адреса соединен с группами входом дешифратора ввода вывода и управл ющего дешифратора и адресньоми группами входов блока пам ти и-линейного блока ввода-вывода ,, группа информационных входоввыходов - через шину данных с перво группой информационных входов-выходов линейного блока ввода-вывода и группой информационных входов-выходов блока пам ти, группа управл ю щих выходов - через шину управлени  с группами управл ющих входов блока пам ти и линейного блока ввода-выво да, тактовый вход - с выходом генер тора тактовых импульсов, а синхронизирующий вход - с первым выходом управл ющего дешифратора, второй и третий выходы которого соединены соответственно с синхронизук цими; входами блока пам ти и дешифратора ввода-вывода, первый выход которого соединен с входом линейного блокаввода-вывода , введены блок прерыван блок св зи с магистралью, блок регистров и блок св зи с лини ми, при чем перва  группа входов-выхо дов блока св зи с лини ми Соединена с второй группой входов-выходов линей ного блока ввода-вывода, втора  руппа входов-выходов - с группой инейных входов-выходов устройства, вход - с выхэдом блока регистров, ход которого соединен с вторым выодом дешифратора ввода-вывода, група информационных входов-выходов группа управл ющих входов соединены соответственно через шину данных и шину управлени  с группами инфорационных входов-выходов и управл юих выходов блока микропрограммного управлени  и с первыми информационных входов-выходов и группрй управл ющих входов блока св зи с магистралью , перва  группа адресных входов которого соединена через адресную шину с группой гщресных выходов блока микропрограммного управлени , группа а;с1Ресных выходовс группой входов блока прер авани , первые вход и выход - соответственно с четвертым выходом р вторым входом управл ющего дешифратора-, первьй вход блока прерываний через шину управлени , а первый в1лход непосредственно соединены соответственно с группой управл ющих выходов и управл ющим входом блока микропрограммного управлени , вторые вход и выход блока прерывани  и вторые вход, выход , группа адресных входов и группа информационных входов-выходов блока св зи с магистралью соединены с соответствук цими группами магистральных входов-выходов устройства. Блок прерываний содержит компара тор, два элемента И и два триггера, причем установочный вход первого триггера соединен с выходом первого элемента И, синхронизирующий вход с первым входом второго элемента И и первым входом блока, информационный вход - с первым выходом компаратора , а выход - с вторым выходом блока, установочный вход второго триггера соединен с.выходом второго элемента И, синхронизирующий вход с первым входом первого элемента И, и вторым входом блока выход - с первым выходом блока, а информационный вход - с вторым выходом компаратора , третий и четвертый выходы которого соединены соответственно с вторыми входами первого и второго элементов И, а группа входов - с группой . входов блока. БЛОК св зи с магистралью содержит блок пам ти, два Е егистра адреса, два регистра данных, два элемента И, элемент ИЛИ, два триггера, два элемента задержки, элемент НЕ, компаратор адреса и генератор импульсов, причем выход генератора мпуль,сов соединен с синхронизирующим первого триггера и через элеме(«& НЕ с синхронизирующим входом аторогО триггера, выход которого соединен с синхронизирующими входами первых

регистров адреса и данных и элемент И, входом первого элемента задержки и с установочным входом первого триггера, выход которого соединен с синхронизирующими входами вторых регистров адреса и данных и элемента И, входом второго элемента задержки и с установочным входом второго триггера, группа входов пам ти соединена с группами выходов первого и второго регистров адреса и с группой адресных выходов блока, группа входов-выходов - с первыми входамивыходами первого и второго регистров данных, а вход - с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов И, группа входов первого регистра адреса, выход первого элемента згщержки, группа входов первого элементаИ, второй вход-выход первого регистра данных и информационный вход второго триггера соединены соответственно с первой группо адресных входов, первым выходом, группой управл ющих входов и первыми группой информационных входов-выходов и входом блока, группа входов второго регистра адреса , выход второго элемента задержки, информационный вход второго элемента И, второй вход-выход второго регистра данных соединены соответственно с вторыми группой адресных входов, выходом , входом и группой .информационных входов-выходов блока, информационный вход первого триггера соединен через компаратор адреса с второй группой адресных входов блока, управл ющие входы первого и второго регистров данных подключены соответственно к группе управл ющих входов и второму входу блока.

Блок св зи с лини ми содержит линеный дешифратор и группу линейных согласователей , причем вход линейного дешифратора соединен с входом блока, а группа выходов - с управл ющими входами линейных сргласователей группы , первые и вторые входы-выходы которых  вл ютс  соответственно первой и второй группами входов-выходов блока.

На фиг.1 представлена блок-схема устройства; на фиг. 2-5 - функциональгные схемы блока св зи с магистралью, блока прерываний, блока микропрограммного управлени  и линейного блока ввода-вывода.

Устройство содержит (фиг.1) генератор 1 тактовых импульсов, блок 2 микропрограммного управлени , имеющий тактовый 3 л синхронизирующий 4 входы, блок 5 прерываний с вторым входом б, группой входов 7, первыми входом 8 и выходом 9 и вторым выходом 10, блок. 11 св зи .с магистралью, второй вход 12, группы адресных входов 13, информаииОннЕЛХ входов-выходов

14 и выход 15 которого предназначены дл  св зи с внешней магистралью, а первые вход 16 и выход 17  вл ютс  входом выборки и выходом синхронизации , линейный блок 18 ввода-вывода, второй вход-выход которого соединен последовательно с магистралью 19 блока 20 св зи с лини ми дл  последовательного ввода-вывода на линейные согласователи 21, вторые входы-выходы 22 которых  вл ютс  линейными входами-выходами устройства, линейный дешифратор 23, блок 24 регистров , дешифратор 25 ввода-вывода, бло 26 пам ти, управл ющий дешифратор 27. На фиг.1 указаны также шины управлени  28, данных 29 и гщреса 30.

Блок 11 св зи с магистралью -(фиг. содержит блок 31 пам ти, второй и первый регистры 32 и 33 адреса, второй и первый регистры 34 и 35 данных второй и первый элементы И 36 и 37, элемент ИЛИ 38, триггеры 39 и 40, второй.и первый элементы 41 и 42, задержки, компаратор 43 адреса, генератор 44 импульсов и элемент НЕ 45.

Блок 11 св зи с магистралью представл ет собой оперативно-запоминающее устройство, предназначенное дл  хранени  и накоплени  массивов приемпередачи и дл  информационной св зи с системой верхнего уровн  через внешнюю-магистраль, и имеет каналы обращени  как со стороны внешней магистрали , так и со стороны внутренней магистрали. Его регистры 32, 33, 34 и 35 могут быть выполнены, например, на базе трехстабильных регистров (буферов).

Распределение во времени циклов обращени  к блоку 11 осуществл етс  триггерами 39 и 40, единичное состо ние которых определ ет прохождение сигналов адреса, данных и управлени  на вход блока 31 . Триггеры 39 и 40 соединены таким образом , что их одновременное единичное состо ние исключаетс . Если состо -. ние триггера 39 соответствует единичному , то сигнал с выхода этого . триггера, поступа  на установочный вход триггера 40, удерживает его в нулевом состо нии .и наоборот. Распределение во времени включени  триггеров осуществл етс  взаимоин

.версными сигналами, поступающими с генератора 44 с использованием элемента НЕ 45 на их входы синхронизации . Сигналы, указываю1цие на начало цикла обращени , поступают на информационные входы триггеров. Сигнал обращени  со стороны внешней магистргши формируетс  на выходе компаратора 43 в зависимости от состо ни  входов 13, соединенных с шиной адреса . Наличие компаратора 43 определ етс  различной адресной емкостью шины адреса и блока 31 пам ти. Возможна  емкость блока 31 пам ти  вл етс  частью всего массива системы верхнего у 5овн . Например, дл  органзации адресации к возможному массиву пам ти системы верхнего уровн , равной 64 килослова-, необходима шестнадцатиразр дна .шина адреса (входы 13),а isMKOCTb блока 31 пам ти составл ет 1 килослово, дл  адресации к которой Необходимо всего лишь дес тиразр дна  шина адреса. Оставши ес  шесть разр дов адреса  вл ютс  как бы номером части всего возможного массива и сравниваютс  с заране заданным номером в компараторе 43 адреса. При совпадении заданного номера с номером, соответствуювдим состо нию шины адреса, на выходе компаратора 43 формируетс  сигнал выборки. Если состо ние триггера 40 соответствует нулевому состо нию, то .триггер 39 по фронту синхросигнала устанавливаетс  в единичное состо ние . Сигнал с выхода этого триггера , поступа  на входы регистра 34 данных элемента И 36, регистра 32 адреса и элемента 41 задержки, разрешает прохождение сигналов адреса, управлени  и данных на входы блока 31 пам ти и формирование известительного сигнала внешней магистрали. Сигнал по входу 12 с шины управлени  внешней магистрали определ ет направление движени  данных через регистр 34 (записи или чтение).

Если состо ние триггера 40 соответствует единичному,состо нию, то установка триггера 39 задерживаетс  до установки триггера 40 в нулевое состо ние, задержива  тем самьм известительный сигнал на выходе 15 дл  внешней магистрали ii прохождение сигналов адреса, управлени  и данных. .

Признаком обращени  к блоку 11 со стороны внутренней магистрали  вл етс  сигнал выборки на входе 16. Работа блока 11 в последующем цикле аналогична, за исключением того, что в данном цикле участвуют регистры 33 и 35, элемент 42 задержки и элемент 37.

Выход блока 11 предназначен дл  сигнализации об адресе выбираемой .  чейки из блока 31 пам ти.

Блок 5 прерываний (фиг.З) содержит компаратор 46, два элемента И 47, и 48, и два триггера 49 и 50.

Блок 5 прерываний преднааначен дл  формировани  сигналов прерывани  в сторону внешней магистрали через выход 10, а в сторону блока 2 микропрограммного управлени  - через выхо 9, и осуществл ет синхронизацию начала и окончани  процесса приемапередачи устройства при работе с вне .ней 1чагистралью, Формирование сигналов прерывани  осуществл етс  по коду адреса обра1дени  к блоку ll и в зависимости от режима обргицени  (чтение запись). Из всего массива пам ти блока 11 выделены два адреса (две  чейки) X и Y которые выполн ют функции  чейки состо ни  (Yj и  чейки команды (X) . Формирование сигналов, соответствуквдих обращению к одной из  чеек , осуществл етс  компаратором 46 методом сравнени  кода текущего адре са обращени  с заранее определенньми кодами. Коды текущего адреса обращен ни  поступают на входы 7 с выход блока 11.

Если производитс  обращение к  чейке X, то на выходах компаратора 46, соединенных с элементом И 48 и триггером 50, формируетс  сигнал, и в зависимости от наличи  сигнала на входах 6 или В триггер 50 устанавливаетс  либо в единичное,состо ние, либо в нулевое. Следовательно, если производитс  обращение к  чейке со стороны внешней магистрали, триггер 50 устанавливаетс  в единичное состо ние (формируетс  сигнал прерывани  в сторону блока 2 микропрограммного управлени ), если производитс  обращение к  чейке X со стороны внутренней магистрали, триггер 50 устанавливаетс  в нулевое состо ние (сбрасываетс  сигнал прерывани  в сторону блока 2).,

При обращении к  чейке Y управление триггером 49 (сигналы прерывани  в сторону внетиней магистрали) осуществл етс  аналогично, только с использованием элемента И 47.

Блок 2 микропрограммного управлени  (фиг.4) содержит буферный регист ( буфер) 51 данных. ари4 1етическологический узел (АЛУ) 52, регистр 53 команд, блок 54 регистров общего назначени , фор1- ирователь 55 тактовы импульсов, дешифратор 56 команд, счечик 57 команд, регистр 58 гщреса, регистр 59 выходных сигналов, регистр 60 входных сигналов, буферный регист ( буфер) 61 адреса.

Блок 2 предназначен дл  реализаци программы, хран щейс  в блоке 26 памти , в результате выполнени  которой производитс  координаци  работы блоков устройства. Блок 2 выполн ет определенный список к-оманд, включающий в себ  команды чтени -записи, логической и арифметической обработки данных, условных и безусловных ветвлений.

АЛУ 52 обеспечивает обработку двоично-кодированных данных. ,

Блок 54 регистров общего «аэначе ни  предназначен дл  хранени  It вьщачи данных, участвукщих в процессе обработки и выполнени  заданной команды . Регистр 53 команд предназначен дл  приема кода команды, поступающего в блок 2, и хранени  его в те чение выполнени  команды. Дешифратор 56 команд расшифровывает код команды и вырабатывает микрооперации управлени  в соответствии с полученной командой. Счетчик 57 команд Предназначен дл  приема, формировани  и хранени  текущего адреса команды. Регистр 58 адреса предназначен дл  приема и хранени  адреса (коман ды или внешнего блока) и выдачи его на буфер 61 адреса в течение цикла обращени  к внешним блокам. Формирователь 55 тактовых импуль сов предназначен дл  выработки тактовых импульсов, синхронизирукщих р боту блока. Буфер 51 данных представл ет собой двунаправленные трехстабильные схемы, предназначенные дл  определе ни  направлени  движени  данных при обмене информацией с внешними блоками. Регистр 59 выходных сигналов предназначен дл  формировани  сигналов управлени  внешними блоками (в данном случае запись-чтение). Регистр 60 входных сигналов пред назначен дл  фиксации входных управ л ющих сигналов, обеспечивающих раб ту блока с внешними блоками. Цикл работы блока всегда начинаетс  с чтени  команды по адресу, сформированному в счетчике 57 коман котора  дешифрируетс  дешифратором 56 команд, на выходе которого форми руютс  сигналы управлени , определ ющие последовательность прохождени  адресных и информационных данных , например, при выполнении коман чтени -записи, адрес внешнего блока из командного слова поступает в буф 61 адреса, формируетс  управл ющий сигнал чтение-запись и определ етс  направление движени  данных через буфер 51 данных. Затем в зависимост от состо ни  входных сигналов, фиксируемых регистром 60 входных сигна лов , блок переходит в режим ожидани окончани  цикла обмена. После окончани  обмена формируетс - следующий адрес команды. Команды условных или безусловных ветвлений управл ют со то нием счётчика 57 команд на основании информации, полученной ранее или в текущей команде. Линейный блок 18 ввода-вывода (фиг.5) содержит буферный регистр |буфер) 62 данных, регистр 63 коман и режимов, сдвиговый регистр 64, предназначенный дл  передачи информагщи , регистр 65 состо ни ; сдвиго вый регистр 66, предназначенный дл  приема информации, дешифратор 67. Линейный блок 18 ввода-вывода предназначен дл  приема и передачи последовательных данных. Преобразование последовательного кода в параллельный код данных и наоборот производитс  в сдвиговый регистрах 66 и 64 соответственно. Синхронизаци  окончани  преобразовани  осуществл -етс  через регистр 65 состо ни , соответствующий разр д которого определ ет готовность линейного блока 18 либо к приему, либо к передаче очередного слова данных. Регистр 63 команд и режимов предназначен дл  определени  начала прие-г.. ма или передачи в процессе работы устройства . Формирование сигналов выборки одного из регистров осуществл етс  дешифратором 67 на основании информации , поступающей по шинам 30 адреса, и при наличии управл ющего сигнала на шине 28 управлени . Направление.движени  данных по шине 29 через буфер 62 определ етс  сигналами управлени  на шине 28 при наличии сигнала выборки на шине 30. Шины дл  передачи последовательных данных и сигналов синхронизации преобразовани  образуют магистраль 19 приема-передачиi Блок 24 регистров предназначен дл  хранени  номера одного из линейных согласователей, поступакщего на линейный дешифратор 23, на выходе которого формируетс  сигнал выборки соответствующего линейного согласовател  21. В зависимости от области применени  предлагаемого устройства линейные согласователи 21 (количество которых зависит от необходимого.; количества каналов св зи устройства) могут представл ть собой либо электронный ключ, работающий на телеграфный канал, либо, стандартный модул тордемодул тор при работе на телефонный канал. Управл ющий дешифратор 27 предназначен дл  формировани  сигналов выборки на основании сигналов шины 30 адреса-, обращени  к блоку 11 св зи с магистралью, к блоку 26 пам ти и к линейным согласоватед м 21, а также дл  формировани  сигнала готовности блоку 2 микропрограммного управлени  при поступлении от блока 11 известительного сигнала по выходу 17. Дешифратор 25 ввода-вывода формирует сигналы выборки либо линейного блока 18, либо блока 24 регистров . Распределение адресов шины 30 при обращении к блокам может быть следующим:

14

13

12

11 10 Подробное распределение разр дов адресных сигналов шины 30 позвол ет равномерно распределить нагрузку цепей этой шины. Устройство работает следующим образом. в исходном состо нии блок 2 находитс  в ожидании сигнала прерывани  с выхода 9.. (Ожидание сигнала прерыва ни  соответствует ожиданию устройством команды (запись в  чейку X блока 11) со сторонывнешней магистрали дл  организации цикла приемапередачи . Поэтому прежде чем выдать команду устройству со стороны внешней , магистрали, необходи1у1О в блоке 31 пам ти подготовить нужную информа цию. Если необходимо передать массив информации, то формируетс  соответствующий массив в заранее определенной области и в фиксированной  чейке записываетс  номер канала св зи. Блок 5 прерываний формирует сигнал прерлвани , и блок 2 начинает выполн ть программу, хран щуюс  в блоке 26 пам ти. Алгоритм организации прие ма-передачи (вид протокола, форматы посылок, способ контрол  и т.д.) может быть различным и определ етс  программой, хран щейс  в блоке 26 па м ти . Дл  примера приводим алгоритм приема-передачи при работе в полудуплексном синхронном режиме, учитыва , что на другом конце канала св зи -СТОИТ внешнее, устройство, работаю щее по аналогичному протоколу. Блок 2, восприн в сигнсЩ-прерывани  с;бл ка 5, производит чтение с фиксированной  чейки блока 31 пам ти, соде жащей номер канала св зи, записывает его в блок 24 регистров, выбрав тем самым соответствующий линейный согласователь 21. Затем читает  чей ку X (сбрасыва  тем самым сигнал прерывани  ) , анализирует полученну команду и в случае передачи записывает в регистр 63 команды и режим линейного блока 18 ввода-вывода ко манду, настраивающую его на передачу , и начинает передавать хран щийс

9876543210

адреса  чеек блока 31 пам ти и  чеек блока 26 пам ти/ номер регистра в линейном блоке 18 и в блоке 24 регистров ,

О - обращение либо к линейному блоку 18 ввода-вывода, 1 - обращение .к блоку 24 регист1 ов,.

00 - обращение к блоку, 26пам ти, 10 -обращение к блоку 11 св зи смагистралью/ 11 - обращение к линейньлм согласовател м 21. в пам ти массив данных. Перед выдачей в передатчик каждого слова данных читаетс  регистр 65 сос- о ни  линейного блока 18 и анализируетс  его готовность дл  передачи. В момент передачи в блоке 2 к каждому слову может быть прифоЕ 1ирована служебна  информаци  дл  осуществлени  контрол  данных в соответствии с выбранным методом контрол  (например, приформировываетс  разр д четности или фЬрмируетс  циклический код остатка и т.п.). После передачи всего массива блок 2 перестраивает линейный блок 18 ца прием и, чита  состо ние регистра 65 состо ни , организует ожидание с внешнего устройства посылки данных, подтверждающей прием внешним устройством переданного массива. Блок 2 при получении признака готовности приемника линейного блока 18 считывает данные, переданные внешним устройством, Зсшисывает в  чейку X блока 31 Пс1м ти слово, сигнализирующее систему верхнего уровн  о завершении цикла приема-передачи, в котором формируютс  приз накидостоверности обмена. После этого блок 2 снова переходит в режим ожидани  сигнала прерывани  Iполучение очередной команды с.внешней магистрали). Таким образом, предлагаемое устройство позвол ет реализовать двусторонний обмен данными по нескольким каналам СВЯ5И с использованием только одного линейного устройства вводавывода с различными протоколами, матами и методами контрол , определ емыми только лишь программой, хран щейс  в программной пам ти, и позвол ет организовать ,. св зь с системой верхнего уровн  через вниинюю . магистраль,, организуквдей быстрый, наивысший по приоритету к ост льным каналам синхронизируемый по управлению, так и информационно . дополнительный канал св зи. Это значительно расшир ет область применени  устройства и позвол ет примен ть его в составе современных быстродействующих универсальных вычислительных комплексах (УВК) четверто/С внешней магистраAU 111 го поколени . Кроме того, предлагаемое устройство позвол ет повысить точность ведени  процесса, например АСУ ТП, в котором оно примен етс . Фиг. 2

Claims (4)

1 .УСТРОЙСТВО ДЛЯ ОБМЕНА ДАН НИМИ, содержащее генератор тактбвых . импульсов, управляющий дешифратор, дешифратор ввода-вывода, блок памяти, линейный блок ввода-вывода и блок микропрограммного управления группа адресных выходов которого через шину адреса.соединена с группами входов дешифратора ввода-вывода и управляющего дешифратора и адресными группами выходов блока памяти и линейного блока ввода-вывода, группа информацион- . ных входов-выходов - через шину данных с первой группой информационных входов-выходов линейного блока ввода-вывода и группой информационных входов-выходов блока памяти, группа управляющих выходов '- через шину управления с группами управляющих вхоДов блока памяти и линейного блока ввода-вывода, тактовый вход - с выходом генератора тактовых импульсов, а синхронизирующий вход - с первым выходом управляющего дешифратора, второй и третий выходы которого соединены соответственно с синхронизирующими входами блока памяти и дешифратора ввода-вывода, первый выход которого соединен с входом линейного блока ввода-вывода, о т л и ч аю щ е е с я тем, что, с целью рас ширения области применения устройства, в него введены блок прерываний, блок связи с магистралью, блок регистров и блок связи с линиями, причем первая группа входов-выходов блока связи с линиями соединена с второй группой входов -выходов,линейного блока ввода-вывода, вторая группа входов-выходов - с группой линейных входов-выходов устройства, а вход - с выходом блока регистров, вход которого соединен с вторым вы' ходом дешифратора в вода-вывода, группа информационных входов-выходов и группа управляющих входов соединены соответственно через шину данных и. шину управления с группами информационных входов-выходов и управляющих выходов блока микропрограммного управления и с первыми группой информационных входов-выходов и группой управляющих входов блока связи с магистралью, первая группа адресных входов которого соединен^ через адресную шину с группой адресных выходов блока микропрограммного управления, группа адресных выходов с группой входов блока прерывания, первые вход и выход - соответственно с четвертым выходом и вторим входом управляющего дешифратора, первый вход блока прерываний через шину управления, а первый выход непосред-г ственно соединены соответственно с группой управляющих выходов и управляющим входом блока микропрограммного управления, вторые вход и выход блока прерывания и вторые вход, выход,'группа адресных входов и группа информационных входов-выходов блока ' связи ' с магистралью соединены с соответству ющими группами магистральных входоввыходов устройства.

2. Устройство по п.1, отличающееся тем, что блок прерываний содержит компаратор, два элемен

SU .1012235 та И и два триггера, прцчем установочный вход первого триггера соединен с выходом первого элемента И, синхроп визирующий вход - с первым входом второго элемента И и первым входом блока, информационный вход - с первым выходам компаратора, а выход с вторым выходом блока, установочный вход второго триггера соединен с выходом второго элемента И >¹ синхронизирующий вход - с первым входом первого элемента И и вторым входом блока выход - спервым выходом блока, а информационный вход - с вторым выходом компаратора, третий и четвертый выходы которого соединены соответственно с вторыми входами первого и второго элементов И, а группа входов с группой входов блока.

3. Устройство по п.1, отличающееся тем, что блок связи с магистралью содержит блок памяти, два регистра адреса, два регистра данных, два элемента И, элемент ИЛИ, два триггера, два элемента задержки, элемент НЕ, компаратор адреса и генератор импульсов, причем выход генератора импульсов соединен с синхрот низирующим входом первого триггера и через элемент НЕ с синхронизирующим входом второго триггера, выход которого соединен с синхронизирующими входами первых регистров адреса и данных и элемента И, входом первого ·' элемента задержки и с установочным входом первого триггера, выход которого соединен с синхронизирующими· входами вторых регистров адреса и данных и элемента И, входом второго элемента задержки и с установочным входом второго триггера, группа входов блока памяти соединена с группами выходов первого и второго регистров адреса и с группой адресных вы ходов блока, группа входов-выходов с первыми входами-выходами первого и второго регистров данных, а вход с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов И, группа входов первого регистра адреса, выход первого элемента задержки* группа входов первого элемента И, второй вход-выход первого регистра данных и информационный вход второго триггера соединены соответственно с первойгруппой адресных входов, первым выходом, группой управляющих входов и первыми группой информационных входов,-выходе в и входом блока, группа входов второго регистра.адреса,выход второго элемента задержки,информа^ ционный вход второго элемента И, второй вход-выход второго регистра данных соединены соответственно ε вторыми группой адресных входов, выходом, входом и группой информационных входов-выходов блока, информационный вход первого, триггера соецинен через компаратор адреса с второй группой адресных входов блока, управляющие входы первого и второго регистров данных подключены соответственно к группе управляющих входов и второму входу блока.

4. Устройство по п.1, отличающееся тем, что блок связи с линиями содержит линейный дешифратор и группу линейных согласователей, причем вход линейного дешифратора соединен с входом блока, а группа выходов - с управляющими входами линейных согласователей группы, первые и вторые входы-выходы которых являются соответственно первой и второй группами входов-выходов блока.