SU1481774A1 - Система дл отладки программ - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  отладки программ микропроцессорных вычислительных комплексов. Цель изобретени  - повышение быстродействи  при отладке. В состав системы вход т блок 1 обработки, блок 3 отображени , коммутатор 5, дешифратор 8, генератор 7, блок 9 задани  перехода, блок 10 синхронизации, счетчик 11 времени и блок 12 пам ти. Новые конструктивные признаки системы позвол ют реализовать непосредственный переход из заданной точки основной пам ти в заданную точку теневой пам ти так, как если бы точка перехода находилась в программе того же блока пам ти, что и команда перехода. 1 з.п.ф-лы, 15 ил.

Description

5

(Л

4 00

J 1

Ј

Изобретение относитс  к вычислительной технике и может быть использовано дл  отладки программ микропроцессорных вычислительных комплексов.

Цель изобретени  - повышение быстродействи  при отладке.

На фиг. 1 изображена структурна  схема системы; на фиг. 2 - схема блока обработки; на фиг. 3 - схема блока ввода; на фиг. 4 - схема блока отображени ; на фиг. 5 - схема блока асинхронной св зи; на фиг. 6 - коммутатор сигналов обращени ; на фиг. 7 - схема шинного формировател  адреса; на фиг. 8 - схема генератора; на фиг. 9 - схема дешифратора; на фиг. 10 - схема блока задани  перехода; на фиг. 11 - схема блока синхронизации; на фиг. 12 - счетчик времени; на фиг. 13 - клавиатура; , на фиг. 14 -- блок пам ти; на фиг. 15 - временные диаграммы работы системы.

Система дл  отладки программ (фиг. 1) содержит блок 1 обработки, блок 2 ввода, блок 3 отображени , блок 4 асинхронной св зи, коммутатор 5 сигналов обращени , шинный формирователь 6 адреса, тактовый генератор 7, дешифратор 8, блок 9 задани  перехода, блок 10 синхронизации,счетчик 11 времени, блок 12 пам ти, шины адреса 13, данных 14 и управлени  15. Символами 16-53 обозначены входы и выходы блоков и узлов системы. Выход 16 - выход блока 4, вход 17 установки в исходное состо ние системы , вход 18 ответ блока 10, группа адресных выходов 19 микропроцессора 1, входы-выходы 20 блока 1, выходы 21 управлени  микропроцессора 1, тактовый вход 22 блока 1, выход 23 блока 2 ввода, вход 24 запроса прерывани  блока 1, выход 25 подтверждени  прерывани  системы, вход 26 начальной установки блока 3 отображени  и блока 9 задани  перехода, вход 27 управлени  записи и чтени  блока 3, вход 28 выбора устрой- ства, выход 29 дешифратора 8, адресный выход 30 системы, выход 31 генератора 7, груи-па управл ющих выходов 32 системы, выход 33 переполнени  счетчика, выход 34 шины данных 14, входы-выходы 35 коммутатора 5, группа 36 управл ющих выходов коммутатора 5, тактовый вход 37 коммутатора 5, выход 38 блока 1, выходы 39 и 40 дешифратора 8, выход 41 признака перехода блока 9 задани  перехода, адресный выход 42 блока 9, входы 43-45 блока 9, входы 46- 48 блока 10, вход 49 счетчика 11 времени, выход 50 блока 10, выход 51 дешифратора 8, вход 52 счетчика 11 времени, вход 53 блока 12 пам ти.

Блок 1 (фиг. 2) предназначен дл  выполнени  программ отладки или других заданных программ.

Он может быть реализован на известном БИС процессоре, например, типа К580ИК80 или другом аналогичном.

Q 5

5 0 5 о 5 0

5

Блок I содержит микропроцессор 54, группа адресных выходов 55 которой образует группу 19 адресных выходов блока 1. Группа 56 входов-выходов данных блока 54 образует одноименную группу 20 входов- выходов блока 1.

Выходы RD, WR, WI, RATR и SYN микропроцессора 54 образуют соответственно выходы чтени  (приема) 57.1, записи 57.2, ожидани  57.3, запроса захвата 57.4 и синхронизации 57.5 группы 21 управл ющих выходов блока .

Вход 24 запроса прерывани  блока 1  вл етс  одноименным входом (RA) микропроцессора 54.

Входы первого 58.1 - четвертого 58.2 разр дов группы 22 входов блока 1 соединены соответственно с первым F1, вторым F2 входами тактовых сигналов, входом начальной установки (R) и входом запроса захвата (RA) блока 54.

Алгоритмы функционировани  блока 1 полностью идентичны соответствующим алгоритмам известного микропроцессора К580ИК80.

Блок 2 ввода (фиг. 3) содержит клавиатуру 59 и шинный формирователь 60, группа выходов которого образует группу 23 выходов блока 2. Вход 25 блока 2 соединен с управл ющим (CS) входом формировател  60 и входом клавиатуры 59, группа 61 выходов и управл ющий выход которой соединены соответственно с группой входов формировател  60 и выходом 24 блока 2.

Блок 2 предназначен дл  ввода данных с клавиатуры 59 па шину 14 данных системы. При нажатии хот  бы одной из клавиш клавиатуры 59 вырабатываетс  сигнал запроса прерывани  на выходе 24 блока 2, который поступает на вход РО микропроцессора 54 (фиг. 2).

После формировани  блоком 10 синхронизации сигнала подтверждени  прерывани  на выходе 25 (фиг. 1) включаетс  на передачу формирователь 60 блока 2 (фиг. 3), а с выходов 61 клавиатуры 59 осуществл етс  выдача кода данных.

Этот код данных через формирователь 60 и выходы 23 блока 2 передаетс  на шину данных 14 системы (фиг. 1) дл  приема в блок 1 известным образом.

Блок 3 отображени  (фиг. 4) содержит блок 62 ввода-вывода параллельной информации различного формата, дисплей 63 и клавиатуру 64.

Группа выходов 65 данных каналов ВО блока 62 соединена с группой информационных входов диспле  63.

Разр ды 66.1 и 66.2 группы выходов 66 данных канала В1 блока 62 соединены соответственно с группами управл ющих входов диспле  63 и клавиатуры 64.

Группа 67 информационных выходов клавиатуры 64 соединена с группой входов канала В2 блока 62.

Группа 14 входов-выходов данных блока 3 соединена с одноименной группой входов- выходов блока 62.

Группа 13 адресных входов, входы 28 и 26 блока 3 соединены соответственно с ад- ресными входами (А) выбора каналов, входом выбора устройства (CS) и входом (R) начальной установки блока 62.

Входы разр дов управлени  чтением 68.1 и записью 68.2 группы 27 входов блока 3 сое- динены соответственно с входами чтени  (RD) и записи (WR) данных блока 62,

Блок 3 предназначен дл  отображени  информации при отладке. Он может быть выполнен по известной схеме с использованием программируемого устройства ввода- вывода параллельной информации различного формата, а также знакосинтезирующего диспле  и матричной клавиатуры. При этом канал В1 примен етс  известным образом дл  сканировани  диспле  и клавиатуры, канал В 0 - дл  записи кода очередного отображаемого разр да диспле , а канал В2 - дл  чтени  кода нажатой клавиши с матрицы клавиатуры. Дешифрирование и сканирование клавиатуры может осуществл тьс  программно.

В частности, в блоке 3 к блоку 62 может быть подключено репрограммируемое ПЗУ дл  хранени  информации при отладке.

Блок 4 асинхронной св зи (фиг. 5) содержит синхронно-асинхронный приемопередатчик 69, группа входов-выходов (D) дан- ных которого соединена с группой 34 входов-выходов данных блока 4.

Входы 31, 30, 29 блока 4 соединены соответственно с входами синхросигнала (SIN), управление/данные (AD) и выбора устройства (CS) приемопередатчика 69.

Вход приемника и выход 70 передатчика приемопередатчика 69 образуют группу 16 входов-выходов блока 4.

Вход 33 блока 4 соединен с входами синхронизации передатчика CD и приемника CD приемопередатчика 69.

Выход 71 запроса приемника терминала (RTS) приемопередатчика 69 соединен с входом готовности приемника терминала ($TS) приемопередатчика 69.

Выход 72 запроса передатчика термина- ла (DTR) соединен с входом готовности передатчика терминала (DSR) приемопередатчика 69.

Входы разр дов управлени  чтением 73.1 и записью 73.2 группы 32 управл ющих вхо- дов коммутатора 5 соединены соответственно с одноименным входами RD и WR приемопередатчика 69.

Блок 4 предназначен дл  организации двунаправленного обмена данными между системой и внешними устройствами в последовательном коде. Причем в качестве внешних устройств могут использоватьс  известным образом клавиатура, цифровой или

0

Q

5 5

0

5

5

0

телевизионный дисплей, АЦПУ, графопостроители и др. устройства.

Обмен информацией с такими устройствами может осуществл тьс  по одному каналу , на входе и выходе которого подключаютс  аналогично показанному на фиг. I, 5 блоки 4, работающие в режимах приема и передачи.

Блок 4 может быть выполнен на известной микросхеме типа К580ВВ51А (на фиг. 5 показаны только те входы и выходы приемопередатчика 69, которые необходимы дл  по снени  его работы).

При передаче данных приемопередатчик 69 преобразует данные в параллельном коде в последовательность символов со служебной информацией и выдает ее в канал с различной (задаваемой программой) скоростью.

Причем данные могут передаватьс  по каналам св зи в синхронном или асинхронном режиме. В системе блок 4 работает в режиме внешней синхронизации.

Группа входов-выходов 34 данных предназначена дл  приема н передачи данных в параллельном коде.

Вход 31 предназначен дл  подачи синхросигналов от генератора 7.

Вход 30 (управление/данные) служит дл  подачи сигнала записи-чтени  данных или управл ющих сигналов. Нулевой уровень сигнала на этом выходе указывает на возможность записи-чтени  данных, а единичный разрешает запись в приемопередатчик 69 управл ющего слова или считывание информации о состо нии схемы.

Вход 73.1 чтени  предназначен дл  подачи входного сигнала, разрешающего передачу данных и информации состо ни  приемопередатчика 69 на шину данных системы.

Вход 73.2 записи предназначен дл  подачи входного сигнала, разрешающего передачу данных и управл ющего слова с шины данных системы в приемопередатчик 69.

Вход 29 предназначен дл  выбора кристалла (CS) приемопередатчика 69.

Входы 33 синхронизации (CD) приема и передачи предназначены дл  приема тактовых сигналов от внешнего устройства синхронизации.

Вход STS готовности приемника терминала предназначен дл  информировани  приемопередатчика 69 о готовности приемника терминала прин ть в ответ на сигнал запроса по выходу RTS запроса приемника терминала.

Выход 70.1 и вход 70.2  вл ютс  выходом передатчика и входом приемника приемопередатчика 69 соответственно.

Вход DSR готовности передатчика терминала предназначен дл  подачи входного сигнала , информирующего приемопередатчик 69 о готовности внешнего передатчика к посылке информации по каналу св зи. Состо ние сигнала на этом входе может быть определено no разр ду D 7 слова состо ни  приемопередатчика 69 при его чтении.

Выход DTR предназначен дл  подачи сигнала, информирующего внешний передатчик о готовности канала приемника приеме- передатчика 69 к приему информации и проверке готовности передатчика к работе.

Выход RTS запроса приемника терминала приемопередатчика 69 предназначен дл  подачи выходного сигнала запроса о готов- ностн приемника терминала к приему данных.

Дл  работы с блоком в него записываютс  команды начальной установки. Посредством записи управл ющих слов приемопередатчика 69 задаетс  скорость приема- передачи данных, количество разр дов в каждом данном, число разр дов останова, режим работы, наличие или отсутствие разр да четности каждого данного и др. информаци .

При этом управл ющие c. ioi.j подраздел ютс  на два типа гк ч р кни режима и инструкции коман i

При обмене дачными npnevi, передатчик 69 преобразует информацию ич паралчель- ного кода в последовательный и наоборот. Причем со стороны системы осуществл етс  обмен в параллельном коде, а со стороны внешних устройств - в последовательном.

Дешифратор сигналов обращени  (фиг.6) содержит блок 74 формировани  магистралей управлени .

Группа 20 входов-выходов данных ком- м тагора 5 соединена с одноименной первой группой входов-выходов (D) блока 74.

Вход 37 и группа 35 входов-выходов коммутатора 5 соединены соответственно с входом управлени  системной шпион (SVN) и второй группой входов-выходов данных (DB-) блока 74.

Выходы управлени  записью (WRM), чтением (RDM), приемом (WRJO) и выдачей (RDJO) блока 74 образуют соответственно выходы одноименных разр дов 75.1, 75.2, 75.3 и 75.4 группы 36 выходов коммута- юра 5.

Входы разр дов 76.1, 76.2 и 76.3 гр ппы 21 входов коммутатора 5 соединены соогвег ственпо с входами чтени  (CRDj, записи (CWR), разрешени  доступа к магистрали (RATR) блока 74.

Вход управлени  системной шиной (DE) соединен с входом разр да 76.3 группы 21 входов коммутатора 5.

Коммутатор 5 предназначен дл  организации управ,тени  доступом микропроцессо- ра к шине данных, а также дл  формировани  на группе 36 выходов сигналов на шину управлени  системы на основании выходных управл ющих сигналов блока I обработки, поступающих на группу 21 входов коммутатора 5.

Алгоритм функционировани  коммутатора 5 идентичен известному дл  микросхемы К580ВК28.

Шинный формирователь 6 адреса (фиг. 7) содержит шинные формирователи 77 и 78, выходы 79 и 80 - группу 13 выходов формировател  6, информационные входы 81 и 82 которых образуют группу 19 входов формировател  6. Управл ющие входы (МС и CS) формирователей 77 и 78 соединены с шиной нулевого потенциала.

Формирователи 77 и 78 могут быть реализованы на известных микросхемах, например, типа К580ВА86.

Формирователь 6 предназначен дл  соединени  группы 19 адресных выходов блока 1 обработки с шиной 13 адреса системы.

Генератор 7 (фиг. 8) содержит генератор 83 тактовых импульсов, который может быть выполнен на известной микросхеме типа К580ГФ24. или другой аналогичной.

Выходы 84.1, (F 1).84.2 (F2),31 (F21T), 84,3 (SR), 84.4 (WI) и 37 (CSA) предназначены соответственно дл  выдачи сигналов синхроимпульсов, сигнала фазы (уровнем l 1 j, сигнала «Сброс, сигнала готовности и строба фиксации состо ни .

Выходы разр дов 84.1, 84.2, 84.3, 84.4 группы 22 выходов генератора 7 (фиг. 8) соединены соответственно с входами 58.1 (F 1), 58.2 (F 2), 58.3 (R) и 58.4 (RA) микропроцессора 54 (фиг. 2).

Влоды С1 и С2 генератора 83 (фиг. 8) предназначены дл  подключени  колебательного контура, собранного из последовательно включенных емкости С и кварцевого резонатора G 1.

Входы 7 (RIN), 50 (AN), 38 (SYN) генератора 83 предназначены дл  подачи сигналов сброса, готовности и синхронизации соответственно.

Генератор 7 предназначен дл  формировани  периодической последовательности импульсов положительной пол рности с несовпадающими фазами опорной частоты F 1 и F 2 на выходах 84.1 и 84.2.

Кроме того, на выходе 31 (F2TT) формируетс  тактовый импульс F2TT положительной пол рности со стандартными уровн ми TTL логики, на выходе 37 - импульс стробировани  состо ни  системы коммутатора 5 (фиг. I).

На выходе SR (фиг. 8) формируетс  сигнал сброса микропроцессора, а на выходе WI - сигнал, информирующий процессор о готовности системы.

Дешифратор 8 (фиг. 9) содержит дешифратор 85, группа 13 входов которого  вл етс  группой входов дешифратора 8, а нулевой --- четвертый выходы образуют соответственно выходы 39, 28, 40, 29 и 51 дешифратора 8.

Дешифратор 8 предназначен дл  задани  собственного адреса устройства и блоков ,, к которым подключены его выходы.

Блок 9 задани  перехода (фиг. 10) содержит счегчик 86, первый триггер 87, второй

триггер 88, первый 89, второй 90, третий 91 и четвертый 92 элементы И.

Пр мой 93.1 и инверсный 93.2 выходы триггера 88 образуют группу 41 выходов блока 9.

Входы разр да приема 94. и записи 94.2 группы 44 управл ющих входов блока 9 соединены соответственно с первым входом элемента И 89 и первым входом элемента И 90, группы информационных входов 45 блока 9 соединены с группой входов элемен- та И 90, группа выходов которого соединена с группок выходов 42 блока 9. Выходы переполнени  (OF) и нулевого состо ни  (Z) счетчика 86 соединены соответственно с единичным и нулевым входами тригге- ра 88, единичный выход которого соединен с первым входом элемента И 9.

Выходы элементов И 91 и И 92 соединены соответственно с суммирующим (-f-1) и вычитающим (- I) входами счетчика 86 соответственно.

Вход 26 блока 9 соединен с нулевым входом (R) триггера 87 и установочным входом счетчика 86.

Единичный и нулевой выходы триг- гера 87 соединены с вторыми входами элементов И 9 и И 92 соответственно.

Вход 39 блока 9 соединен с вторым входом элемента И 89, выход которого соединен с синхровходом триггера 87.

Вход 38 блока 9 соединен с третьим входом элемента И 91 и вторым входом элемента И 92.

Вход 43 блока 9 соединен с информационным (D) входом триггера 87.

Блок 9 предназначен дл  переключени  блоков теневой и основной пам ти по коман- де вывода в порт (триггер 87) переключени  пам ти с задержкой на врем  выборки блоком 1 команды перехода (JMP) из той же области пам ти, из которой осуществл л-ась выборка команды вывода в порт переключени .

Счетчик 86 предназначен дл  отсчета времени задержки на врем  выборки команды перехода (JMP). Врем  задержки отсчитываетс  путем подсчета сигналов синхронизации (SYX1), поступающих на вход 38 блока 9 с выхода синхронизации 57.5 (фиг. 2) блока обработки 1 в начале каждого машинного цикла.

Сигнал на .выходе переполнени  OF (нулевого состо ни  Z) выдаетс  при отра- ботке такого количества машинных циклов, которое необходимо дл  выборки команды перехода (JMP) при отсчете от нулевого состо ни  счетчика (состо ни  переполнени ) .

Если счетчик 86 находитс  в нулевом сое- то нии, то при поступлении импульсов на вычитающий вход (- 1) его состо ние не измен етс .

5

° 5

0

5

0

5 0

5

Q

5

Триггер 87 выполн ет роль порта начала переключени  типа пам ти, а триггер 88 - окончани  переключени .

Элемент И 89 предназначен дл  формировани  сигнала записи в триггер 87 переключени  блоков пам ти (теневой и основной ).

Элемент И 90 предназначен дл  управлени  передачей кода адреса в блок 12 пам ти при наличии управл ющего сигнала записи с входа 94.2 блока 9.

Элемент И 91 предназначен дл  управлени  подачей на счетный вход ( + 1) счетчика 86 импульсов синхронизации с входа 38 блока 9 дл  задержки переключени  с основной пам ти на теневую.

Триггер 88 предназначен дл  выдачи на выходы 93.1 и 93.2 сигнала включени  основной и теневой пам ти в блоке 12 пам ти.

Единичное (нулевое) состо ние триггера 88 соответствует включению теневой (основной ) пам ти в блоке 12.

Единичное (нулевое) состо ние триггера 87 соответствует переходу к теневой (основной ) пам ти.

Блок 10 синхронизации (фиг. II) содержит первый 95, второй 96, третий 97 элементы И, первый 98 и второй 99 элементы ИЛИ.

Входы 18, 100.1, 100.2, 100.3, 46, 51 и группа 47 входов блока 10 соединены соответственно с первым входом элемента ИЛИ 98, первым, вторым входами элемента И 95, первым входом элемента ИЛИ 99, первым входом элемента И 97, вторым входом элемента ИЛИ 99 и группой входов элемента И 96.

Выход элемента И 95 соединен с входом элемента И 96, выход которого соединен с вторым входом элемента ИЛИ 98.

Выход элемент ИЛИ 98 соединен с вторым входом элемента И 97, выход которого  вл етс  выходом 50 блока 10.

Выход элемента ИЛИ 99 соединен с выходом 25 блока 10.

Блок 10 предназначен дл  формировани  сигналов синхронизации обмена с внешними устройствами на выходе 50 и подтверждени  прерывани  на выходе 25.

Вход 18 предназначен дл  подачи сигнала «Ответ с соответствующего разр да шины 15 управлени  системы (фиг. 1). Этот сигнал формируетс  при асинхронном обмене с внешними устройствами, которые могут подключатьс  к шинам 13, 14 и 15 системы в соответствии с известным интерфейсом ИК 1.

Входы разр дов 100.1, 100.2 и 100.3 группы 48 входов блока 10 предназначены дл  подачи сигналов чтени , записи и выдачи с соответствующих разр дов шины 15 управлени  системы (фиг. 1).

Группа 47 входов предназначена дл  подачи сигналов выбора собственного адреса блока 10 с шины 13 адреса системы (фиг. 1).

Вход 48 предназначен (фиг. 11) дл  подачи сигнала - признака нахождени  блока 1 (фиг. 2) в состо нии ожидани . Этот сигнал поступает с выхода 57.3 микропроцессора 54.

Вход 51 предназначен дл  подачи сигнала , разрешающего формирование сигнала подтверждени  на выходе 25 с выхода 51 дешифратора 8.

Выход 50 предназначен дл  формирова- ни  сигнала готовности на вход AN генератора 7 (фиг. 8).

Счетчик 11 (фиг. 12) времени предназначен дл  организации временных интервалов при отладке, а также дл  синхронизации работы блока 4 (фиг. 1) асинхронной св зи.

Счетчик 11 (фиг. 12) может быть выполнен на известной микросхеме типа К580ВИ53.

Группа 14 входов-выходов счетчика 11 соединена с группой одноименных входов

иыходов блока 101 счета.

Входы первого 102.1 и второго 102.2 разр дов группы 49 входов счетчика 11 соединены соответственно с входами А0 и А1 блока 101.

Входы разр дов управлени  чтением 103.1 и записью 103.2 группы 52 входов счетчика 1 1 соединены соответственно с входами чтени  (RD) и записи (WR) блока 101.

Вход 40 счетчика 11 соединен с входом CS выбора устройства блока 101.

Вход 31 счетчика 11 соединен с входами такювой частоты первого (SYN 0), второго (SYN1) и третьего (SYN2) каналов.

Выход (CR0) первого канала блока 101 соединен с выходом 33 блока 11.

Входы разрешени  работы первого (ST0) второго (ST1) и третьего (ST2) каналов блока 101 соединены с шиной нулевого потенциала источника питани .

Выходы второго (CR1) и третьего (CR2) каналов блока 101 не используютс .

Входы-выходы данных (D) блока 101 предназначены дл  передачи данных и управ- л ющих слов между блоками 1 (фиг. 1, 2) и выбранными каналами блока 101.

Входы 102.1 и 102.2 блока 101 предназначены дл  задани  блоку 101 выбора одного из каналов или регистра управлени .

Входы управлени  чтением (RD) и запись (WR) блока 101 предназначены дл  подачи сигналов на выдачу данных из внутренних регистров блока 101 на входы-выходы 14 данных блока 101 и на запись данных с входов-выходов 14 в блок 101.

Всход CS блока 101 предназначен дл  подачи сигнала выбора микросхемы.

Входы SYN, ST и выход CR каждого из трех каналов блока 101 предназначены дл  подачи импульсов входной частоты сигнала разрешени  работы и выдачи выходных сиг- налов.

В системе блок 101 используетс  в режиме генератора тактовых импульсов.

Режим работы блока 101 задаетс  известным образом при начальной установке с прмощью команд вывода данных из блока 1 путем записи управл ющего слова в регистр режима канала.

Клавиатурами (фиг. 13) содержит триггер 104, шифратор 105, элемент ИЛИ-НЕ 106, элемент НЕ 107, группу 108 элементов коммутации.

Нулевой выход триггера 104  вл етс  выходом 24, а группа выходов шифратора 105 образует группу 61 выходов клавиатуры 59.

Нормально замкнутые контакты элементов 108.1 -108.N коммутации и вход элемента НЕ 107 соединены с шиной нулевого потенциала источника питани . Выход элемента НЕ 107 соединен с нормально разомкнутыми контактами элементов 108.1 -108.X коммутации, выходы которых соединены с входами шифратора 105 и входами элемента ИЛИ-НЕ 106.

Выход элемента ИЛИ-НЕ соединен с J- и С-входами триггера 104, нулевой вход (R) которого подключен к входу 25 клавиатуры 59.

Клавиатура 59 предназначена дл  осуществлени  внешнего ввода данных в систему дл  отладки.

Триггер 104 предназначен дл  формировани  сигнала запроса в микропроцессор 1 на выходе 24 клавиатуры 59.

Шифратор 105 предназначен дл  формировани  кода, соответствующего сигналу, который поступает с одного из элементов 108.1 -108.N коммутации.

Элемент ИЛИ-НЕ 106 предназначен дл  формировани  сигнала запроса в триггер 104 при замыкании одного из элементов 108.1 - 108.N коммутации.

При замыкании одного из элементов 108.1 -108.N коммутации на выходе С1 шифратора устанавливаетс  соответствующий код дл  передачи на шину 14 данных систем ( фиг. 1). Кроме того, выходным сигналом элемента ИЛИ-НЕ 106 триггер 104 устанавливаетс  в единичное состо ние, вырабатыва  инверсный сигнал запроса на выходе 24. По этому сигналу блок 1 переходит в режим прерывани  и подает на вход 25 клавиатуры 59 сигнал подтверждени  прерывани , по которому осуществл етс  возврат триггера 104 в исходное состо ние и сн тие сигнала запроса.

Блок 12 пам ти (фиг. 14) содержит блоки теневой 109 и основной 110 пам ти, входы- выходы данных (D) которых соединены с вхо- дом 14 данных блока 12. Входы управлени  включением блоков теневой 109 и основной НО пам ти группы 41 управл ющих входов блока 12 соединены соответственно с входами выбора (CS) блоков 109 и 110.

Управл ющий вход 53 блока 12 соединен с управл ющими входами блоков 109 и 110.

Группа 42 адресных входов блока 12 соединена с одноименными группами входов блоков 109 и НО пам ти.

Входы 111.1 и 111.2 служат дл  подачи сигналов включени  теневой 109 и основ- ной 110 блоков пам ти с выходов 93. и 93.2 блока 9 (фиг. 10) соответственно.

Вход 53 предназначен дл  управлени  режимом работы (запись/чтение) блоков 109 и 110 пам ти.

Шины адреса 13, данных 14 и управлени  15 системой предназначены дл  передачи соответствующих сигналов, например, в соответствии со стандартным интерфейсом ИК 1.

Группа 16 входов-выходов системы пред- назначена дл  сопр жени  ее с внешними устройствами, работающими в последовательном коде, например клавиатурой, цифровым или телевизионным дисплеем, АЦПУ, графопостроител ми и другими устройствами

На фиг. 15 приведены временные диаграм- мы работы системы в различных режимах работы.

Дл  по снени  работы системы ее удобно подразделить на следующие подсистемы: процессорна  часть, содержаща  блок 1 об- работки, коммутатор 5 сигналов обращени , шинный формирователь 6 адреса, генератор 7, дешифратор 8, блок 10 синхронизации и счетчик 11 времени; пам ть системы, содержаща  блок 9 задани  перехода и блок 12 пам ти; блок 3 отображени .

Поскольку цель изобретени  состоит в повышении оперативности отладки за счет специальной организации управлени  переходами между основной и теневой пам тью блока 12, особенности функционировани  системы рассмотрим на примере организа- ции управлени  переходами между блоком теневой 109 и основной 110 пам ти блока 12 (фиг. 14)

Блок 1 обработки (фиг. 1) обеспечивгает обмен с пам тью в пределах адресного пространства , не превосход щего размер каждого из блоков основной 110 или теневой 109 пам ти. Поэтому дл  расширени  объема пам ти, используемого дл  хранени  отлаживаемых программ (программ пользователей ), физически массив всех программ сие- темы подразделен на два подмассива. Первый нодмассив, содержащий, в основном, программы пользователей, хранитс  в блоке 110 основной пам ти, а второй, содержащий служебные программы, например, комплексы шаговой отладки, тестового конт- рол  и другие вспомогательные программы, хранитс  в блоке 109 теневой пам ти.

Поскольку адресное пространство обоих блоков пам ти идентично, то обращение микропроцессора к пам ти происходит известным образом в соответствии с управл ю- щи ми сигналами, которые вырабатываютс  коммутатором 5 (см. фиг. 6) на выходах 75.1 и 75.2.

0

Дл  задани  соответствующего режима работы блока 1 обработки (фиг. 1) в первом такте каждого машинного цикла генерирует на шине 20 слово состо ни , которое по сигналу с входа 37 блока 1 (фиг. 2) записываетс  в соответствующий регистр блока 74.

Всего дл  блока обработки (микропроцессора типа К580ИК80) предусмотрено дес ть типов машинных циклов, задаваемых соответствующим кодом слова состо ни  в блоке 74.

Управл ющие выходы 36 коммутатора 5 подключаютс  к одноименным разр дам шины 15 управлени .

Адресаци  внешних по отношению к блоку 1 устройств и блоков 9, 3, 10, 4 и 11 осуществл етс  аналогично адресации  чеек пам ти.

Дл  выбора соответствующего блока блок 1 обработки выставл ет на группе 19 выходов адрес обращени , который через формирователь поступает на шину 13 адреса и далее на входы соответствующих блоков.

Ввод-вывод информации в системе может осуществл тьс  через блок 2 ввода данных, блок 4 асинхронной св зи и, кроме того, посредством любых соответствующих внешних устройств, подключение которых допускаетс  к шинам 13-15 в соответствии с интерфейсом ИК 1.

При этом с помощью блока 2 ввода (фиг. 3) осуществл етс  ввод данных с клавиатуры 59. Дл  реализации ввода из блока 2 используетс  аппарат прерываний блока 1.

При замыкании нор мально разокнутого контакта 108.i (icl, N) срабатывает элемент ИЛИ-НЕ 106, выходной сигнал которого переводит триггер 104 в единичное состо ние .

Сигнал (с активным низким уровнем) с нулевого выхода 24 триггера 104 поступает на вход запроса прерывани  RQ микропроцессора 54 (фиг. 2).

После этого микропроцессор 54 известным образом переходит в цикл обработки прерывани , в котором на шине 19 адреса выставл етс  адрес обращени  к блоку 2 (фиг. 1). Код адреса поступает на вход дешифратора 8, который срабатывает по выходу 51.

Сигнал с выхода 51 дешифратора 8 (фиг. 1) поступает на вход элемента ИЛИ 99 и далее с его выхода 25 - на одноименный нулевой вход (R) триггера 104 (фиг. 13), который, возвраща сь в исходное состо ние , снимает сигнал запроса прерывани  с выхода 24.

Сигнал с элементов 108.i (iel, N) коммутации поступает на вход шифратора 105, на выходе 61 которого формируетс  соответствующий код, поступающий на группу А входов формировател  60 блока.2 (фиг. 3).

Формирователь 60 открываетс  сигналом с входа 25 блока 2 и передает на шину 14

данных с выходов 23 код, сформированный шифратором 105 (фиг. 13), который считываетс  микропроцессором через коммутатор 5 (фиг. 6).

Ввод-вывод через блок 4 асинхронной св зи (фиг. 5) осуществл етс  следующим образом.

Дл  обмена системой через блок 4 известным образом может подключатьс  цифровой или телевизионный дисплей, АЦПУ, графопостроитель или любое другое устройство , осуществл ющее обмен данными в последовательном коде.

Если к системе подключаетс  внешнее устройство, работающее только на прием или передачу, то дл  осуществлени  обмена достаточно наличие только одного блока 69 в блоке 4 (фиг. 5).

При осуществлении двунаправленного об мена данными необходимо иметь не менее двух блоков 69, один из до жен р - ботагь в режиме передач;; i: t - .мещапи-ч на передающем конце линии св зи, а второй - в режиме приема и размещатьс  на приемном копне линии св зи. При этом подключение обоих блоков 69 производитс  аналогично . При этом обмен с внешним устройством происходит по одному каналу через вход-выход 16 блока 4, а общение с микропроцессором - в параллельном коде через группу входов-выходов 34 блока 4.

Блок 69 может быть программно установлен в один из п ти режимов работы: асинхронна  передача, асинхронный прием, синхронна  передача, синхронный прием данных с внутренней синхронизацией, синхронный прием данных с внешней синхронизацией .

В системе блок 69 используетс  в асинхронном режиме.

Передача данных осуществл етс  всегда , начина  с младшего разр да. Начальна  установка блока 69 осуществл етс  программно известным образом, с помощью команд начальной установки.

В результате записи управл ющих слов блок 69 получает информацию о скорости приема-передачи данных, количестве разр дов в каждом данном, числе разр дов останова , режиме работы (синхронный), наличии или отсутствии разр да четности каждого данного. При синхронном режиме приема данных указываетс  также тип внешней синхронизации .

Управл ющие слова, принимаемые блоком 69 через группу 34 входов-выходов, подраздел ютс  на два типа: управлени  режимом работы и команды управлени .

В любой момент времени блок 1 (фиг. I) может осуществл ть считывание слова состо ни  блока 69.

Дл  отображени  информаци  в системе используетс  блок 3 отображени  и, кроме того, могут примен тьс  другие блоки ана0

5

0

5

0

5

0

5

0

5

логичного назначени , соответствующие стандарту интерфейса ИК 1.

Обращение блока 1 {фиг. 1) к блоку 62 (фиг. 4) осуществл етс  как к четырем  чейкам пам ти. Дл  формировани  сигнала выборки блока 3 дешифратор 8 (фиг. 1) срабатывает по выходу 28 (фиг. 4).

Комбинации режимов и типов работы блока 62 задаютс  с помощью управл ющих слов, записываемых по адресу регистра управлени  блока 62.

Рассмотрим работу системы при осуществлении перехода между командами, расположенными в разных блоках пам ти: теневой и основной.

Допустим, что в исходном состо нии триггер 88 блока 9, а также триггер 87 и счетчик 86 наход тс  в нулевом состо нии. Следовательно, сигналом с нулевого выхода 93.2 триггера 88, поступающим па вход i i 1.2 блока 12, подключен блок 110 основной пам - IH, хран щий программы пользовател  к ос- .KjiS.iuc программы отладки.

При орк-шизации переходов между командами программы, хран щейс  в пам ти НО, запись единицы в триггер 87 не производитс . При наличии сигналов записи или чтени  на входах 94.2 или 94.3, соответственно , адрес обращени  к пам ти с группы 45 входов блока 9 (фиг. 10) через элемент И 90 поступает на входы 42 блока 110, задава  тем самым  чейку дл  обращени . Тем самым обеспечиваетс  выбор команды в том же блоке пам ти.

Если же необходимо осушесгвить переход из основного блока 110 пам ти в теневой 109, то блоком 1 (фиг. 1) на шине 13 адреса на входы дешифратора 8 задаетс  адрес обращени  к триггеру 87 (фиг. 10). При этом элемент И 89 открываетс  по входу 39 выходным сигналом дешифратора 8. Далее по управл ющему сигналу с въ хода 753 коммутатора 5 (фиг. 6), поступающему на вход 94.1 элемента 89 И, разрешаетс  запись по С-входу в триггер 87.

Одновременно на шине данных 14 блоком 1 (фиг. 1) по второй команде стандартной последовательности перехода между теневой (основной) и основной (теневой) пам тью-записью в порт (триггер 87) переключени  пам ти выстазл е с  байт данных, нулевой разр д которого, имеющий единичное значение, поступает на вход 43 блока 9 (фиг. 10) и устанавливает триггер 87 в единичное состо ние.

После этого блок 1 обработки переходит к выборке третьей команды (JMP) стандартной последовательности перехода, в процессе которой осуществл етс  несколько (в случае микропроцессора К580ИК.80 или другого аналогичного - три) обращений к пам ти. При этом при каждом обращении блоком 1 обработки (фиг. 2) на выходе 57.5 SYN вырабатываетс  синхросигнал, который через открытый элемент И 91 поступает на счетный вход (+1) счетчика 86.

После выборки команды перехода (JMP), в процессе которой счетчик подсчитывает число обращений к пам ти, счетчик 86 пере- ходит в состо ние переполнени , когда на его выходе OF по вл етс  единичный сигнал.

По этому сигналу триггер 88 устанавливаетс  в единичное состо ние. Сигнал с единичного выхода 93.1 триггера 88 поступает на вход 111.1 блока 12 (фиг. 14), тем самым включа  блок 109 теневой пам ти.

Поэтому очередное обращение блока 1 обработки происходит уже к блоку 109 теневой пам ти.

Переход из программы, наход щейс  в блоке 109 теневой пам ти, к команде, наход щейс  в блоке 110 основной пам ти, осуществл етс  следующим образом.

Аналогично описанному го второй команде стандартной последовательности перехода осуществл етс  запись нул  в триггер 89. При чтем обрываетс  элемент И 92, разрешающий поступление импульсов с входа 38 на вычитающий вход (- 1) счетчика 86.

После выборки третьей команды (к.оман- ды перехода JMP) по вл етс  сигнал на выходе Z счетчика 86, которой устанавливает триггер 88 в нулевое состо ние Сигналом с нулевого выхода 93.2 триггера 88 происходит включение блока 110 основной пам ти .

Таким образом, осуществл ютс  переходы между любыми заданными точками в теневом (основном) и основном (теневом) блоках пам ти.

Claims (2)

1. Система дл  отладки программ, содержаща  блок обработки, блок отображени , коммутатор сигналов обращени , шинный формирователь адреса, тактовый гене- ратор, дешифратор и блок пам ти, причем группа выходов адреса блока обработки через шинный формирователь адреса подключена к шине адреса системы, группа входов- выходов данных и группа управл ющих выходов блока обработки соединены с одно- именными группами входов-выходов и вхо- дов коммутатора сигналов обращени  соответственно , информационный вход-выход системы через магистраль соединен с группой входов коммутатора сигналов обращени , с входом-выходом блока пам ти и с инфор- мационным входом блока отображени , вход запроса системы соединен с входом требовани  прерывани  блока обработки, адресный вход блока отображени  через магистраль соединен с адресной шиной системы , выходы признака записи и чтени  коммутатора сигналов обращени  соединены соответственно с входами записи и чтени  блока отображени , вход установки в ис

5

5

5 0

0

5

Q 5 0

5

ходное состо ние системы соединен с установочным входом тактового генератора, группа выходов, первый, второй и третий выходы которого соединены соответственно с тактовым входом блока обработки, с тактовым входом коммутатора сигналов обращени , с тактовым входом блока отображени  и  вл етс  первым тактовым выходом системы, выход синхронизации группы управл ющих выходов блока обработки соединен с входом синхронизации тактового генератора, выход, шинного формировател  адреса соединен с входом коммутатора сигналов обращени , первый выход которого соединен с тактовым входом блока отображени , второй выход коммутатора сигнала обращени   вл етс  первым тактовым выходом системы, выход признака чтени  группы управл ющих выходов коммутатора сигналов обращени  соединен с входом чтени  блока пам ти, отличающа с  тем, что, с целью повышени  быстродействи  при отладке , в систему введены блок задани  перехода , блок запуска и счетчик времени, причем выход признака перехода и адресный выход блока задани  перехода соединены соответственно с входом признака перехода и адресным входом блока пам ти, выход синхронизации группы управл ющих выходов блока обработки соединен с первым тактовым входом блока задани  перехода, второй и третий выходы тактового генератора соединены соответственно с входом начальной установки блока задани  перехода и с входом синхронизации счетчика времени , нулевой разр д информационного входа системы соединен с информационным входом блока задани  перехода, выход шинного формировател  адреса соединен с адресным входом блока задани  перехода, выходы приема и записи группы выходов коммутатора сигналов обращени  соединены с одноименными входами блока задани  перехода, третий, четвертый и п тый выходы коммутатора сигналов обращени  соединены соответственно с вторым тактовым входом блока задани  перехода, с тактовым входом счетчик времени и с тактовым входом блока запуска, первый и второй выходы которых соединены соответственно с входом готовности тактового генератора и с выходом запроса системы, выходы чтени , записи и выдачи группы выходов коммутатора сигналов обращени  соединены с одноименными входами блока запуска, вход разрешени  асинхронным обменом системы соединен с входом пуска блока запуска, выход ожидани  группы управл ющих выходов блока обработки и выход шинного формировател  адреса соединены соответственно с входом ожидани  и группой адресных входов блока запуска, информационный вход-выход счетчика времени через магистраль соединен с шиной данных систем, выход шинного формировател  адресов соединен с адресным

входом счетчика времени, выходы приема и выдачи группы выходов коммутатора сигналов обращени  соединены с одноименными входами счетчика времени, выход переполнени  которого  вл етс  выходом разрешени  системы.

2. Система по п. 1, отличающа с  тем, что блок задани  перехода содержит первый и второй триггеры, счетчик, первый, второй, третий и четвертый элементы И, причем входы приема и записи блока соединены с первыми входами соответственно первого и второго элементов И, первый тактовых вход блока соединен с вторым входом первого элемента И, выход которого соединен с тактовым входом первого триггера , вход начальной установки блока соединен с входами установки нул  первого триггера и счетчика, выход переполнени  и нулевого состо ни  которого соединены соответФиг . 2

0

ственно с единичным и нулевым входами второго триггера, пр мой и инверсный выходы которого  вл ютс  пр мым и инверсным выходами признака перехода блока, второй тактовый вход блока соединен с первыми входами второго и третьего элементов И, информационный и адресный входы блока соединены соответственно с информационным входом первого триггера и вторым входом второго элемента И, выход которого  вл етс  адресным выходом блока, пр мой и инверсный выходы первого триггера соединены с вторыми входами третьего и четвертого элементов и соответственно, выходы которых соединены соответственно с ин- крементным и декрементным входами счетчика , пр мой и инверсный выходы второго триггера соединены с инверсными входами третьего и четвертого элементов И соответственно

Фиг.З

Фиг А

Фие.5

Фиг. 7

L

Фие.б

Фиг. 8

Фие.9

Фие.11

Фие.Ю

Фиг. 72

Фие. 13

Фие П

вы ш

55 56

56

57.5

W.4 ()

57.3 57.2

Фиг.15