SU1462336A1 - Устройство дл сопр жени ЭВМ с общей магистралью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многомашинных вычислительных систем. Целью изобретени   вл етс  повьшение быстродействи . Устройство содержит два блока буферной пам ти, блок арбитража пам ти , узел захвата магистрали, шесть Счетчиков, три дешифратора адреса, два триггера, семь магистральных усилителей, генератор импульсов, распределитель импульсов, два одно- вибратора, три элемента И, четьфе элемента ИЛИ. 2 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многомашинных вычислительных систем.

Целью изобретени   вл етс  повышение быстродействи .

На фиг.1 представлена структурна  схема устройства; на фиг.2 - пример реализации блока арбитража пам ти; на 4иг.З - схема узла захвата магистрали .

Устройство содержит (4иг.1) бло ки 1 и 2 буферной пам ти, счетчики 3 и 4, триггер 5, дешифраторы 6 и 7, адреса, генератор 8, импульсов, узел 9 захвата магистрали, магистральные усилители 10-16, элемент И 17, входы и выходы 18-21 межмашинных магистралей дл  подключени  к межмашинной магистрали, вход 22 записи, блок 23 арбитража пам ти, мультиплексор 24, счетчики 25-28, дешифратор 29 адреса, триггер 30, распределитель 31 импульсов, одновибраторы 32 и 33, элементы И 34 и 35, элементы ШШ 36-39, группу элементов И 40, информационньй вход-выход 41, адресный вход 42, вход 43 чтени , вход 44 .запроса, выход 45 освобождени , выход 46 готовности, вход 47 начальной уст анов ки.

Блок 23 арбитража пам ти (фиг.2) содержит узел 48 пам ти приоритетов, счетчики 49 и 50, мультиплексор 51 триггер 52, одновибраторы 53 и 54, элемент 55 сравнени , элемент И 56. Узел 9 захвата магистрали содержи (фиг.З) счетчик 57, регистр 58 и .триггер 59.

Работа устройства начинаетс  с начальной установки,.котора  осуществл етс  подачей импульса на вход 47. По этому импульсу счетчики 3,4,25-27 устанавливаютс  в нулевое состо ние, счетчик 28 - в максимальное, триггеры 5 и 30 устанавливаютс  в 1гуле (Л

ф tc

со со

СП

вое состо ние, на выходе требовани  блока 23 и на выходе узла 9 захвата магистрали по вл етс  нулевой потен:Циап ,

Устройство обеспечивает работу в ;двух режимах - режиме пакетного обмена с произвольной дисциплиной обслу- :живани , котора  задаетс  программно |и в режиме прерывани  работы, кото--- |рый предназначен дл  обеспечени  (передачи внеочередного пакета, 1 Работа устройства в первом режиме (начинаетс  с занесени  пакета инфор- в блок 1 буферной пам ти из ОЗУ ЭВМ-источника по входу-выходу 41. Адрес блока 1 буферной пам ти задаетс  по входу 42 адреса. Запись каждого слова пакета сопровождаетс  Импульсом по входу 22. По этому I пульсу на соответствующем выходе де- iшифратора б адреса формируетс  Им- j пульс, 1который си1 хронизирует запис I слова в блок 1 буферной пам ти. По iзаднему, фронту этого нмпульса проис- ходит увеличение на единицу содержи- 1 мого счетчика 3, определ юцего ад- рее в пам ти очередного пакета. Посыле записи всего пакета на выходе : переноса счётчика 3 формируетс  им- ; пульс переноса, которьй увеличивает на. единицу .содержимое счетчиков 25 и 28. Содержимое счртчика 25 определ ет адрес страницы в блоке 1 буферной пам ти, в которой находитс  записываемый пакет. Содержимое счетчика 28 характеризует заполнение блока 1 буферной пам ти. Перед занесением каждого пакета в блок 23 заноситс  его текущий приоритет. Занесение слова приоритета осуществл етс  по импульсу записи по входу 22 Блок 23 адресуетс  по входу 42 при помощи дешифратора 6 адреса. После занесени  соответствующего числа пакетов в блок 1 буферной пам ти ЭВМ- источник выставл ет на вход 44 потенциал запроса на обслуживание, тем самым переключа  в единицу триггер 30. Блок 23 выбирает в блоке 1 буферной пам ти пакет с наивысшим приоритетом путем последовательного опроса текущих приоритетов всех пакетов .При опросе приоритетов происходит последовательное наращивание счетчИка 27. После выбора пакета, о ладак дего самым большим текувщм приритетом , на выходе требовани  блока 23 по вл етс  положительный потенциал , который подаетс  на вход требовани  узла 9 захвата магистрали. Одновременно происходит перезапись содержимого счетчика 27 в счетчик 25. После разрешени  всевозможных конфликтов и предоставлени  общей магист ради данному устройству на выходе узла 9 захвата .::агистрали по вл етс 

потенциал, .который переключает магистральный усилитель 10 на передачу, разрешает прохождение синхросигналов на выход распределител  31 импульсов и через магистральный усилитель

5 14 выставл етс  на вход-выход захвата 20. Синхроимпульсы с генератора 8 импульсов индицируют чтение первого слова пакета, задаваемого содержимым счетчиков 26 и 27, Счетчик 26

0 определ ет адрес слова в пакете,   счетчик 27 - адрес пакета в пам ти .

Адресное слово поступает через вход-выход 18 на информационнь1е вхо5 ды дешифраторов 7 адреса всех осталь- нь1х устройств системы, синхронизаци  которых осуществл етс  импyльca ш, поступающими с одновибратора 33. В адресуемом устройстве, если блок 2

0 буферной пам ти свободен - логический ноль на выходе триггера 5, то на выходе дешифратора адреса по вл етс  потенциал, которьш через вход- выход 19 подтверждени  поступает в устройство-источник и переключает . прохождение синхроимпульсов с одного выхода распределител  импульсов на другой, тем самым производитс  чте- . гше остальных слов пакета из /.блока

1буферной пам ти.

На приемной стороне импульсы синхронизации поступают через элемент И 17 (элемент И 35 закрыт уровнем на входе-выходе 19) и злемент ШШ 39 на счетиьтй вход счетчика 4 и на вход записи блока 2 буферной пам ти. После записи всего пакета в блок 2 буферной пам ти устройства приемника на выходе счетчика 4 по вл етс  импульс переноса, которьй переключает в единицу счетньй триггер 5, тем самым указыва  на то, что блок 2 буферной пам ти приемника зан т , и выставл ет на выход 46 потенциал зан тости, которьй прерывает работу ЭВМ-приемника, перевод  ее в режим чтени  информации из блока

2пам ти Чтение информации ЭВМ-приемника на вход-выход 41 сопровождает7

5

40

45

50

55

5

с  сигналами чтени  по входу 43 по адресу, задаваемому на входе 42. После чтени  очередного слова пакета происходит увеличение на единицу содержимого счетчика 4. После чтени  всего пакета переноса счетчика 4 формируетс  импульс, возвращающий триггер 5 в нулевое состо ние, сви- детельствук цее о том, что блок 2 буферной пам ти устройства-приемника свободен.

На передающей стороне после передачи каждого пакета на выходе переноса счетчика 26 формируетс  отрицательный импульс, который производит уменьшение на единицу содержимого счетчика 28, установку в исходное состо ние блока 23 и счетчика 27, а также по вление нулевого потенциала на выходе узла 9 захвата магистрали. Если в блоке 1 буферной пам ти устройства есть еще пакеты, то процесс захвата магистрали и передачи пакета происходит аналогично описанному. Если блок 1 буферной пам ти не содержит пакетов, то на выходе обратного переноса счетчика 28 после передачи последнего пакета формируетс  отрицательный импульс, который сбрасывает в нуль триггер 30 и выставл ет потенциал на выход 45 освобождени , свидетельству  о том, что блок 1 буферной пам ти свободен.

Работа устройства во втором режиме предусматривает постановку в очередь пакета с высшим приоритетом. Дп  этого ЭВМ-источник снимает потенциал логической единицы со входа 44. После передачи очередного пакета на выходе переноса счетчика 26 по вл етс  отрицательный импульс, который через элементы ИЛИ 36 и 35 . сбрасывает триггер 30. После по влени  уровн  нул  на выходе 45 освобождени  ЭВМ-источник производит чтение содержимого счетчика 28 путем подачи импг льса чтени  на вход 43 по адр су, задаваемому на входе 42. Импульс чтени  с дешифратора 29 адреса поступает на вход группы элементов И 40.

Таким образом, ЭВМ-источник определ ет количество пакетов, хран щихс  в блоке 1 буферной пам ти. После этого ЭВМ записывает в блок 23 приоритет пакета, а в блок 1 буферной пам ти - сам пакет и выставл ет sanрос на вход 44. Дальнейша  : работа устройства аналогична описанной в

623366

первом режиме. Запись пакета всегда происходит в свободную область блока 1 буферной пам ти, задаваемую содержимым счетчика 25. Запись двух и более пакетов возможна только после освобождени  всего блока I буферной пам ти.

Блок 23 (фиг.2) позвол ет произ- . водить приоритетное обслуживание пакетов , наход щихс  в блоке 1 буферной пам ти. Приоритет пакета задаетс  словом приоритета, хран щемс  в узле 48 пам ти приоритетов, кото- g рый представл ет собой двухадресное СОЗУ. После поступлени  единичного потенциала на вход запрета-блока 23 на выходе элемента И 56 по вл ютс  импульсы, которые обеспечивают 2Q чтение слов приоритета из узла 48 пам ти приоритетов с последующим изменением адреса, задаваемого счет-i чиком 49. Счетчик 50 в начальном положении установлен в максимальное 25 состо ние и определ ет кодовую комбинацию , с которой сравниваютс  слова приоритета, считываемые из узла 48 пам ти приоритета. Элемент 55 сравнени  имеет два выхода. При не- 3Q сравнении считанного из узла 48 пам ти приоритетов кодовой комбинации с содержимым счетчика 50 на первом .выходе схемы сравнени  по вл етс  импульс, по срезу которого переключаетс  счетчик 27 устройства. Разр дности счетчиков 27 и 49 совпадают . Таким образом, счетчик 27 содержит адрес провер емой страницы. После всего просмотра узла 48 пам ти приоритетов и необнаружении данного кода на выходе счетчика 49 формируетс  импульс переноса, который уменьшает на .единицу содержимое счетчика 50. Тем самым осуществл етс  переход к анализу на более низкий приоритет. Процесс продолжаетс  до первого совпадени  приоритета, считанного из узла 48 пам ти приоритетов , и кода, задаваемого счетчиком 50. При этом на втором выходе элемента 55 сравнени  формируетс  импульс, который устанавливает в единицу, триггер 52. По срезу этого импульса одновибратор 54 формирует импульс по вторым входам данных узла 48 пам ти приоритетов, на которых установлены логические нули, адрес задаетс  счетчиком 49 на вторые адресные входы узла 48 пам ти приоритетов.

35

40

45

0

5

Тем самым происходит обнуление пос- Т ледией считанной- чейки. Триггер 52, усгановлега1ый в единицу, вьщает потенциал на выход требовани  и одновременно закрывает прохождение синхроимпульсов через элемент И 56. После передачи всего пакета на входе освобождени  по вл етс  импульс, который устанавливает в исходное сос- i то ние счетчики 49 и 50. По срезу этого импульса происходит обнуление i триггера 52, Таким образом, блок 23 возвращен в исходное состо ние, и, если есть уровень единицы на вхо- I де запрета, повтор ет цикл выделени  старшего приоритета. При нахождении в узле А8 пам ти, приоритетов двух одинаковых комбинаций обслуживание : пакетов происходит в пор дке их оп- : роса„ Нулева  комбинаци  приоритета .  вл етс  запрещенной.

Узел 9 захвата магистрали (фиг.З) позвол ет производить приоритетное , обслуживание запросов на захват запросов общей магистрали. Запросы на захват поступают с входа требоваш1Я на 0 входы триггера 59. Если па входе-выходе 20 находитс  логический нуль, то импульсы синхронизации поступают на вход синхронизации счетчика 57, производ  последовательное наращивание его значени . Начальпое значение счетчика 57 задаетс  значением регистра 58, представл ющего соответствующий приоритету устройства набор нулей и единиц Чем выше приоритет устройства, тем большее значе1ше находитс  на выходе регистра 58. Как только возникает переполнение счетчика 57, на его выхде формируетс  импульс переноса, по заднему фронту которого триггер 59 переключаетс  в единичное состо ние. Потенциал с выхода узла 9 захвата магистрали через вход-выход 20 производит начальную установку счетчиков 57 всех устройств системЬ:, тем самым блокиру  у них режим счета,, Дальнейша  .работа узла 9 захвата магистрали возможна после освобождени  общей магистрали, которое осуществл етс  после передачи пакета импульсом , поступающим на вход освобождени  узла 9 захвата магистрали или ее начальной установки, т.е. сброса в нуль триггера 59. Таким образом , обща  магистраль может быть

предоставлена только одному устройству .

Формула

зобретенй 

5

0

5

5

0

50

Claims (3)

1. Устройство дл  сопр жени  ЭВМ с общей магистралью, содержащее два блока буферной пам ти, два счетчика , первый триггер, два дешифратора адреса, генератор импульсов, узел захвата магистрали, семь магистральных усилителей, первый элемент И, при этом первый информационный вход- выход первого магистрального усилител   вл етс  входом-выходом устройства дл  подключени  к информационной шине общей магистрали, информационный выход второго магистрального усилител  и информационный вход третьего магистрального усилител   вл ютс  выходом и входом устройства дл  подключени  к шине подтверждени  захвата общей магистрали, информационный вход четвертого магистрального усилител  и информационный выход п того магистрального усилител   вл ютс  входом и выходом устройства дл  подключени  к шине захвата об- 0 щей магистрали, информационный вход шестого магистрального усилител  и информа}1ионный выход седьмого магистрального усилител   вл ютс  входом и выходом устройства дл  подключени  к шине синхронизации общей магистрали , управл ющий вход первого дешифратора адреса  вл етс  входом устройства дл  подключени  к выходу записи ЭВМ, при зтом управл ющий вход первого магистрального усилител  соединен с информационным входом п того магистрального усилител  и с выходом узла захвата магистрали, первый выход первого дешифратора адреса соединен с синхровходом первого счетчика и с входом записи первого блока буферной пам ти, разр дные выходы второго счетчика соединены с адресными входами второго блока буферной пам ти , выход переноса второго счетчика соединен с сиихровходом первого триггера , выход которого соединен с раз- решаюЕщм входом второго дешифратора адреса, выход которого соединен с информационным входом второго магистрального усилител  и с первым входом первого элемента И, отличающеес  тем, что, с целью повьш1е- ни  быстродействи , в него введены

45

55

9

блок арбитража пам ти, мультиплексор , четыре счетчика, третий дешифратор адреса, второй триггер, распределитель импульсов, два одновибра- тора, два элемента И, четыре элемента ИЛИ, группу элементов И, причем группа информационных выходов второго блока буферной пам ти соединена с группой информационных входов первого блока буферной пам ти, с группой информационных входов блока арбитража пам ти, с выходами элементов И группы и образует группу вхо-г дов-выходов устройства дп  подключени  к группе информационных входов- выходов ЭВМ, выход первого триггера  вл етс  выходом устройства дп  подключени  к входу готовности ЭВМ, информационный вход первого дешифратора адреса соединен с информационным входом третьего дешифратора адреса и  вл етс  входом устройства дл  подключени  к адресному выходу ЭВМ, управл ющий вход третьего дешифратора адреса  вл етс  входом устройства дл  подключени  к выходу чтени  ЭВМ, синхровход второго триггера соединен с первым входом первого элемента ИЛИ и  вл етс  входом устройства дл  подключени  к выходу запроса ЭВМ, выход второго триггера соединен с входом запрета блока арбитража пам ти и  вл етс  выходом устройства дп  подключени  к входу освобождени  ЭВМ, установочный вход первого счетчика соединен с установочными входами второго, третьего, четвертого, п того счетчиков, с первым установочным входом шестого счетчика , с нулевым входом первого триггера , с первым нулевым входом второго триггера, с установочными входами узла захвата магистрали и блока арбитража пам ти и  вл етс  входом устройства дл  подключени  к установочному выходу ЭВМ, при этом выход генератора импульсов соединен с синхровходами блока арбитража пам ти , узла захвата магистрали и распределител  импульсов, информационный вход седьмого магистрального усилител  соединен с выходом второго элемента ИЛИ, первый вход .которого соединен с синхровходом четве того счетчика , с первым входом третьего элемента ИЛИ и с первым синхровходом распределител  импульсов, второй синхровход которого соединен с вто-6233610

рым входом второго элемента ИЛИ и с вторым входом третьего элемента ИЛИ, выход которого соединен с управл ющим входом мультиплексора и с входом запуска первого одновибратора, выход которого соединен с входом чтени  первого блока буферной пам ти, адресные входы которого соединены с

Q группой информационных выходов муль- типпексора, перва  группа информационных входов которого соединена с разр дными выходами первого, второго счетчиков и с группой адресных вхо15 дов блока арбитража пам ти, выход переноса которого соединен с синхровходом шестого счетчика, разр дные выходы которого и разр дные выходы четвертого счетчика соединеИ) с

2Q второй группой информационных входов

мультиплексора и с группой информа- ционных входов третьего счетчика,

синхровход которого соединен с выхо, дом переноса первого счетчика и с .

25 первым синхровходом п трго счетчика, разр дные выходы которого соединены с первыми входами элементов И группы , вторые входы которых соединены с первым выходом третьего дешифратоJQ ра адреса, второй выход которого соединен с первым входом четвертого элемента ИЛИ и с входом чтени  второго блока буферной пам ти, информационный вход которого соединен с информационным выходом первого блока бу ферной пам ти, с вторым информационным входсм-выходом первого aгиcт- рального усилител  и с информационным входом второго дешифратора адреса , стробирующий вход которого соединен с выходом второго одновибратора , вход запуска которого соединен с выходом второго элемента И,первый вход которого соединен с информационным выходом третьего магистрального усилител  и с управл ющим входом распределител  импульсов, разрешающий вход которого соединен с выходом узла захвата магистрали, вход требовани  которого соединен с входом записи ., третьего счетчика и с выходом требовани  блока арбитража пам ти, вход освобождени  которого соединен с входом освобождени  узла захвата магистрали , с выходом переноса четвертого счетчика, с вторым синхровходом п того счетчика и с вторым входом первого элемента ИЛИ, выход которого соединен с первым входом третьего

40

45

50

55

элемента И, первый вход и выход которого соединены соответственно с выходом переноса п того счетчика и с вторым нулевым входом второго триггера , второй выход первого дешифратора адреса соединен с входом записи блока арбитража пам ти, установочный выход которого соединен с вторым установочным входом шестого счетчика, вход запрета узла захвата магистрали соединен с управл ющим входом второго дешифратора адреса и с информационным выходом четвертого магистрального усилител , информационный выход шестого магистрального усилител  соединен с вторым входом второго элемен- таИи с вторым входом первого элемента И, выход которого соединен с входом записи второго блока буферной пам ти и с вторым входом четвертого элемента ИЛИ, выход которого соединен с синхровкодом второго счетчика ,

2, Устройство по п.1, о т л и - чающеес  тем, арбитража пам ти содержит узел пам ти приоритетов , мультиплексор, два счетчика , триггер, элемент сравнени , элемент И, два одновибратора, причем группа информационных входов узла пам ти приоритетов образует группу информационных входов блока, перва  группа информационных входов мультиплексора образует группу адресных входов блока, первый и второй входы элемента И  вл ютс  соответственно входом запрета и синхровходом блока, синхровход триггера соединен с первы «1 установочными входами первого , второго счетчиков и.  вл етс  входом освобождени  и установочным . выходом блока, первый вход записи узла пам ти приоритетов  вл етс  входом записи блока, единичный выход триггера  вл етс  выходом требовани  блока, выход несравне1ш  элемента сравнени   вл етс  выходом переноса блока, нулевой вход триггера соединен с вторыми установочными

входами первого, второго счетчиков и  вл етс  установочным входом блока , при этом в блоке арбитража пам ти нулевой выход триггера соединен с третьим входом элемента И, выход которого соединен с синхровходом первого счетчика, с управл ющим входом мультиплексора и с входом запуска первого одновибратора, выход которого соединен с входом чтени  узла пам ти приоритетов и синхровходом элемента сравнени , выход сравнени  которого соединен с единичным входом триггера и с входом запуска второго одновибратора, выход ко- т.орого соединен с вторым входом записи узла пам ти приоритетов, перва  группа адресных входов которого соединена с группой выходов мультиплексора , втора  группа информационных входов которого соединена с второй группой адресных входов узла пам ти приоритетов и с разр дными выходами

первого счетчика, выход переноса

которого соединен с синхровходом второго счетчика, разр дные выходы которого соединены с первой группой информационных входов элемента сравнени , втора  группа информационных входов которого соединена с группой информационных выходов узла пам ти приоритетов.

3. Устройство по п.1, о т л и - чающеес  тем, что узел захвата магистрали содержит регистр, счетчик и триггер, причем счетный, установочный входы счетчика, информационный вход, первый и второй нулевые входы и выход триггера  вл ютс  соответственно синхровходом, входом запрета, входом требовани , входом освобождени , установочным входом и выходом узла захвата магистрали , при этом информационный выход регистра соединен с информационным входом счетчика, выход переноса которого соединен с синхровходом триггера,

фиг. 2