SU1721631A1 - Многоканальное буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных вычислительных комплексах с магистрал ми последовательного и параллельного интерфейса. Цель изобретени  - расширение области применени  устройства за счет чередовани  циклов записи и считывани  информации между передающими и принимающими каналами. Триггеры 1 фиксируют запросы передающих каналов, триггеры 2 - запросы приемных

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных вычислительных комплексах с магистрал ми последовательного и параллельного интерфейса.

Известно буферное запоминающее устройство , содержащее блок пам ти, реверсивный счетчик, дешифратор, счетчик, триггер, регистр, формирователь импульсов , сумматор и элементы И.

Однако это устройство обеспечивает запись-считывание информации только от одного канала в параллельных кодах, что ограничивает его функциональные возможности и область использовани .

Наиболее близким к предлагаемому по технической сущности  вл етс  буферное запоминающее устройство, содержащее блоки пам ти, входные и выходные регистры , блок синхронизации, распределитель, дешифратор, счетчики и коммутаторы.

В известном устройстве последовательно выполн ютс  два этапа: этап ввода и этап вывода информации всем участвующим в обмене абонентам, причем этап вывода выполн етс  после окончани  этапа ввода. Така  последовательность работы не позвол ет одним абонентам считывать информацию в процессе записи (ввода) информации другими абонентами, что увеличивает врем  обмена информацией и снижает быстродействие устройства. Кроме того, в известном устройстве абоненты ввод т информацию только в параллельных кодах , что ограничивает область использовани  известного устройства системами с параллельным интерфейсом.

Целью изобретени   вл етс  расширение области применени  устройства за счет

чередовани  циклов записи и считывани  информации между передающими и принимающими каналами.

В буферное запоминающее устройство, содержащее блок пам ти, выходы которого соединены с информационными входами выходных регистров, первый дешифратор, распределитель импульсов, коммутатор и счетчик, введены перва , втора  и треть 

группы триггеров, первый, второй и третий мультиплексоры, первый, второй, третий и четвертый демультиплексоры, второй дешифратор , пербый и второй блоки регистров , суммирующий блок, блок сравнени ,

триггер, элементы И, ИЛИ, НЕ, генератор импульсов, согласующие элементы, причем входы запросов передающих каналов устройства соединены с единичными входами триггеров первой группы и тактовыми входами триггеров третьей группы соответственно , входы запросов принимающих каналов устройства соединены с единичными входами триггеров второй группы, информационные входы устройства

соединены с информационными входами триггеров третьей группы. Выходы триггеров первой и второй групп соединены с ин- формационными входами первого мультиплексора, выход которого соединен с

входом элемента НЕ, выход которого соединен с управл ющим входом распределител  и счетчика, тактовые входы которых соединены с выходом генератора импульсов, выходы счетчика соединены с адресными

входами первого, второго и третьего мультиплексоров , первого, второго, третьего и четвертого демультиплексоров, с адресными входами первого и второго блоков регистров , с адресными входами первой группы

блока пам ти. Выходы триггеров третьей группы соединены с информационными входами второго мультиплексора, выход которого соединен с первым информационным входом первого блока регистров, выходы которого соединены с вторыми информационными входами первого блока регистров , информационными входами блока пам ти и входами первого дешифратора, инверсный выход которого соединен с информационными входами первой группы третьего мультиплексора, группа вторых информационных входов второй группы которого соединена с инверсным выходом блока сравнени , выход третьего мультиплексора соединен с управл ющим входом коммутатора и первым входом суммирующего блока , выходы которого соединены с информационными входами коммутатора, выходы которого подключены к информационным входам второго блока регистров, выходы которого соединены с вторыми входами суммирующего блока, третьи входы которого объединены с шиной питани , выходы старших разр дов второго блока регистров соединены с первыми входами блока сравнени , вторые входы которого  вл ютс  четвертыми входами устройства, и группой вторых.адресных входов блока пам ти. Выходы младших разр дов второго блока регистров соединены с входами второго дешифратора, инверсный выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с информационным входом первого демуль- типлексора, выходы которого соединены с нулевыми входами триггеров первой и второй групп. Первый выход распределител  импульсов соединен с информационным входом второго демультиплексора, группа выходов которого объединена с согласующим элементом и тактовым входом первого блока регистра, второй выход распределител  импульсов соединен с тактовым входом второго блока регистров, третий выход распределител  импульсов соединен с вторым входом элемента И, четвертый и шестой выходы распределител  импульсов соединены соответственно с единичным и нулевым входами триггера, выход которого соединен с входом выборки блока пам ти, вход установки режима которого соединен с группой выходов третьего демультиплексора и согласующим элементом, информационный вход третьего демультиплексора соединен с нулевой шиной, п тый выход распределител  импульсов соединен с информационным входом четвертого демультиплексора , выходы которого соединены с

0 тактовыми входами выходных регистров,

седьмой выход распределител  импульсов

соединен с вторым входом элемента ИЛИ.

На фиг. 1 приведена функциональна 

схема устройства; на фиг. 2 - временна 

5 диаграмма его работы.

Устройство содержит первую группу 1 триггеров запросов от передающих каналов , вторую группу 2 триггеров запросов от принимающих каналов, третью группу 3

0 триггеров бит информации, счетчик 4, первый демультиплексор 5, первый 6 и второй 7 мультиплексоры, элемент НЕ 8, первый дешифратор 9 маркера, первый блок 10 регистров (накоплени  бит информации), рас5 пределитель 11 импульсов, согласующие элементы 12, второй демультиплексор 13, третий мультиплексор 14, четвертый 15 и третий 16 демультиплексоры, блок 17 сравнени , второй дешифратор 18, элемент И 19, элемент ИЛИ 20, триггер 21, суммирующий блок 22, коммутатор 23, второй блок 24 регистров , блок 25 пам ти, выходные регистры 26, генератор 27 тактовых импульсов, входы 28 запросов передающих каналов.

входы 29 запросов принимающих каналов, информационные входы 30 (от передающих каналов), входы 31 числа передаваемых байт. Распределитель 11 импульсов выполнен на счетчике 32 и дешифраторе 33.

0 Блок 10 регистров накоплени  байтов предназначен дл  накоплени  бит по каждому из передающих каналов и формировани  байтов информации в параллельных кодах,  чейки дл  хранени  информации по

5 каналам адресуютс  по входам W записи и

R считывани , управление записью бит в

регистр производитс  сигналом по входу С.

Суммирующий блок 22 с коммутатором

23и блоком 24 регистров предназначены 0 дл  подсчета числа бит и байтов дл  каждого

передающего и принимающего канала. Регистры 26 предназначены дл  хранени  считываемой из блока 25 пам ти информации каждого канала. Демультиплексор 5 пред5 назначен дл  установки в нуль триггеров 1 и 2 запросов каналов после обработки их информации. Демультиплексор 13 предназначен дл  формировани  импульса записи бит информации в блок 10 регистров. Де0 мультиплексор 14 предназначен дл  прибавлени  в 1 в блок 22 и обнулени  блока

24регистров после поступлени  маркера кодограммы при записи информации или после считывани  всей кодограммы дл  дан5 ного канала. Демультиплексор 15 предназначен дл  выборки одного из регистров 26, соответствующего запросу данного канала. Демультиплексор 16 предназначен дл  установки режима запись / чтение в блоке 25

пам ти. Блок 17 сравнени  предназначен дл  определени  конца кодограммы по заданному входному пороговому числу байт в кодограмме. Блок 25 пам ти предназначен дл  записи, хранени  и считывани  байт информации в параллельных кодах дл  всех каналов.

Устройство работает следующим образом .

Каналы, обслуживаемые устройством, дел тс  на передающие и соответствующие им принимающие и выставл ют запросы на обслуживание по входам 28 и 29 устройства. Каналы, передающие информацию дл  записи ее в пам ть устройства, выставл ют запросы по входам 28, а биты информации в последовательных кодах от каждого канала подаютс  по соответствующим входам 30 устройства. Принимающие каналы выставл ют запросы дл  считывани  информации из пам ти устройства по входам 29. Каждому передающему каналу соответствует один из триггеров 1 запросов и один из триггеров 3 информации, каждому принимающему каналу-один из триггеров 2 запросов. Каналы передают информацию в последовательных кодах бит за битом в виде кодограмм, длина которых дл  данного устройства определена заранее и задана в виде конечного числа байт в кодограмме по входу 31 устройства. Начало каждой кодограммы определ етс  специальным словом-маркером. Каждому каналу соответствует определенный номер-адрес , при этом передающие каналы имеют, например, четные номера, а принимающие - нечетные. Вс  совокупность адресов , определ ющих каналы, делитс  на зону адресов передающих каналов и зону адресов принимающих каналов, которые отличаютс  значением младшего разр да в коде адреса.

Устройство работает в двух режимах: в режиме записи последовательной информации от передающих каналов и в режиме считывани  параллельной информации принимающими каналами, причем последовательность этих режимов произвольна  и зависит только от последовательности запросов , поступающих от принимающих и передающих каналов. В исходном состо нии все блоки устройства, содержащие элементы пам ти, обнулены (цепи начальной установки на схеме не показаны), на выходе элемента НЕ 8 присутствует единичный сигнал , который удерживает в нулевом положе- нии счетчик 32 распределител  11 и разрешает счет импульсов с счетчика 4 от генератора 27 импульсов. Счетчик 4 с помощью мультиплексоров 6 и 7 циклически и последовательно опрашивает выходы триггеров 1-3. Суммарное врем  опроса всех триггеров 1-3 с учетом времени обработки запросов каналов (врем  цикла работы распределител  11) меньше длительности пе- 5 риода между запросами, выставл емыми каналами по входам 29-30, что исключает возможность потери информации при ее обработке .

Устройство в режиме записи информа0 ции работает следующим образом.

Передающий 1-й канал по входу 28-i устанавливает в единичное состо ние триггер 1-1, подает бит информации на D-вход триггера 3-1 и устанавливает его в единичное

5 состо ние или нулевое в зависимости от логического значени  бита сигналом запроса, поступающим одновременно по входу 28-i. При опросе триггера 1-i на выходе мультиплексора 6 формируетс  сигнал, который че0 рез элемент Н Е 8 запрещает счет импульсов в счетчике 4 и снимает сигнал сброса с нулевого входа распределител  11. На выходах счетчика 4 устанавливаетс  адрес i-ro передающего канала. Выход триггера З-i че5 рез мультиплексор 7 подключаетс  к информационному входу блока 10 регистров накоплени  байтов. После сн ти  сигнала сброса распределитель 11 включаетс  и формирует один цикл распределенных уп0 равл ющих сигналов. Первый импульс распределител  11 поступает на демультиплексор 13, группа выходов которого , соответствующа  зоне адресов передающих каналов, подключена через

5 согласующий элемент 12 (резистор) к шине источника питани . Поэтому дл  адреса i-ro канала на выходах демультиплексора 13 формируетс  импульс, который обеспечивает запись первого бита информации i-ro ка0 нала в  чейку блока 10, адресуемую текущим состо нием счетчика 4, Второй импульс распределител  11 подаетс  на тактовый вход блока 24 регистров, который вместе с блоком 22 и коммутатором 23 обра5 зует многоканальный счетчик числа бит и байтов, записываемых или считываемых каналами .

Подсчет числа бит и байтов, принимаемых от передающего канала, производитс 

0 следующим образом. До того момента, пока дл  i-ro канала не прин т код маркера кодограммы , на выходе дешифратора 9 установлен единичный сигнал. Поэтому дл  текущего адреса в счетчике 4 на выходе

5 мультиплексора 14 также устанавливаетс  единичный сигнал, который поступает на первый вход блока 22 и открывает коммутатор 23. Блок 22 прибавл ет единицу к числу, накапливаемому дл  i-ro канала в блоке 24,

которое подаетс  на другие входы этого суммирующего блока 22. Сумма с выходов блока 22 через коммутатор 23 подаетс  на входы блока 24 и фиксируетс  в  чейке блока 24 регистров, адресуемой по W-входу счетчиком 4, вторым импульсом распределител  11, действующим на С-вход блока 24. Эта сумма также считываетс  из  чейки регистр 24, адресуемой счетчиком 4 по R-входу этого регистра, и снова поступает на вторые входы суммирующего блока 22 дл  увеличени  на единицу в следующем цикле распределител  11 и т. д. Запись новой модифициро- ванной суммы в  чейку блока 24, адресуемую счетчиком 4, производитс  при поступлении следующих бит информации I- го канала.

Управление мультиплексором 14 осуществл етс  от счетчика 4 так, что в зоне адре- сов передающих каналов выход мультиплексора 14 подключаетс  к выходу дешифратора 9 маркера, а в зоне адресов принимающих каналов - к выходу блока 17 сравнени , определ ющему длину кодограммы .

При приеме информации от 1-го канала после поступлени  всех бит байтмаркера на выходе дешифратора 9 устанавливаетс  нулевой сигнал. При этом закрываютс  элементы И коммутатора 23 и в блок 24 регистров по текущему адресу счетчика 4 записываютс  нули, т. е. устанавливаетс  начало отсчета числа бит в кодограмме 1-го канала. Третий импульс дешифратора 33 распределител  11 через элемент И 19 опрашивает выход дешифратора 18 байтов, на который подаютс  три младших разр да числа с выходов блока 24. Если дл  данного i-ro канала байт информации не накоплен, то три младших разр да не принимают единичное значение и на выходе дешифратора 28 установлен единичный сигнал. В этом случае распределитель 11 выполн ет короткий цикл управлени . Третий импульс распределител  11 через элементы И 19, ИЛИ 20 подаетс  на вход демультиплексора 5, который скоммутирован счетчиком 4 к нулевому входу триггера 1-i, и он устанавливает- с  в нулевое положение. При этом снимаетс  сигнал с выхода мультиплексора 6 и элемент НЕ 8 снова устанавливает в нулевое положение счетчик 32 распределител  11, включает в режим счета счетчик 4 и описанный процесс опроса триггеров 1-3 повтор етс . Аналогично обслуживаютс  последующие запросы i-ro и других каналов. Накопление бит i-ro канала в соответствующей ему  чейке блока 10, адресуемой текущим состо нием счетчика 4, обеспечиваетс  за счет обратной св зи с выходов блока 10 на группу его информационных входов,

сдвинутых на один разр д. При этом каждый последующий бит информации сдвигает предыдущее состо ние  чейки по ее разр дам до накоплени  в этой  чейке байта информации 1-го канала.

После накоплени  байта информации I- го канала в блоке 10 на выходе дешифратора 18 устанавливаетс  нулевой сигнал, который закрывает элемент И 19. В этом случае распределитель 11 выполн ет длинный цикл управлени . Третий импульс дешифратора 33 распределител  11 не обнул ет триггер 1-1. Так как. счетчик 4 в текущем состо нии адресует 1-й передающий канал, то на выходах блока 10 установлен байт i-ro канала, который подаетс  на информационные входы блока 25 пам ти. Четвертый импульс распределител  11 устанавливает в единичное состо ние триггер 21, который подает сигнал обращени  на CS-вход блока 25 пам ти и байт информации i-ro канала записываетс  по указанному адресу в этот блок 25. П тый импульс распределител  11 поступает на вход демультиплексора 15, который работает только в режиме считывани  информации из блока 25 пам ти, так как в нем используетс  группа выходов, адресуемых зоной принимающих каналов. Шестой импульс распределител  11 устанавливает в нуль триггер 21, чем обеспечиваетс  формирование импульса обращени  к пам ти заданной длительности. Седьмой импульс распределител  11 через элемент ИЛИ 20 устанавливает в нулевое положение триггер 1-i и описанный процесс опроса триггеров 1-3 повтор етс .

Устройство в режиме считывани  информации работает следующим образом.

Принимающие каналы обращаютс  кус- тройству независимо от передающих каналов в любой момент времени. Принимающий К-й канал выставл ет запрос на считывание информации по входу 29-К и устанавливает в единичное состо ние соответствующий триггер 2-К. При опросе триггера 2-К аналогично описанному останавливаетс  счетчик 4, который адресует канал К, и включаетс  распределитель 11, который также организует короткий или длинный цикл управлени . Первый импульс распределител  11 не измен ет состо ние выходов демультиплексора 13, так как на его адресных входах действует адрес из зоны адресов принимающих каналов. Мультиплексор 14, адресуемый счетчиком 4 (адресом К-го канала из зоны адресов принимающих каналов), подключаетс  к выходу блока 17 сравнени . Единичный сигнал с выхода блока 17 сравнени  подаетс  через мультиплексор 14 на вход суммирующего

блока 22, и второй импульс распределител  11 увеличивает на единицу содержимое К-й  чейки в блоке 24 регистров, адресуемой текущим адресом счетчика 4. С выходов блока 24 число считанных бит подаетс  на де- шифратор 18, блок 17 сравнени , суммирующий блок 22 и адресные входы блока 25 пам ти. Третий импульс распределител  11 опрашивает выход дешифратора 18 и в случае, если адрес блока 24 регистров 24 (младшие разр ды) не соответствуют числу бит в байте, то распределитель 11 выполн ет короткий цикл управлени : третий импульс через элементы И 19, ИЛИ 20 устанавливает в нуль через демультиплексор 5 триггер 2-К и описанный процесс повтор етс  до следующего запроса канала К или другого канала.

После считывани  числа бит, при котором младшие разр ды на выходе блока 24 устанавливаютс  в единичное состо ние, дешифратор 18 закрывает элемент И 19 и выполн етс  длинный цикл управлени . При подаче на адресные входы демультип- лексора 16 адреса из зоны адресов прини- мающих каналов на его выходе формируетс  управл ющий сигнал чтени , который подаетс  на вход W/R блока 25 пам ти. Четвертый и шестой импульсы распределител  11 управл юттриггером21, ко- торый формирует импульс обращени  к блоку 25 пам ти. Из блока 25 считываетс  байт информации дл  К-го канала, адресуемый старшими разр дами счетчика 4 и старшими разр дами блока 24. Считанна  информаци  записываетс  в выходной регистр 26-К. Выборка регистра 26 производитс  демультиплексором 15, адресуемым К-ым адресом счетчика 4. П тый импульс распределител  11 через демультиплексор 15 записывает считанный байт из блока 25 пам ти в регистр 26-К, воздейству  на его тактовый вход. Седьмой импульс распределител  11 устанавливает в нуль триггер 2-К и описанный процесс повтор етс .

По количеству запросов, выданных принимающим каналом, последний определ ет номер считанного байта и его положение в кодограмме. После считывани  К-ым каналом всех байтов кодограммы на выходе бло- ка 24, адресуемого счетчиком 4 по адресу К-го канала, устанавливаетс  число, совпадающее с пороговым числом, заданным по входам 31. С выхода блока сравнени  при этом выдаетс  нулевой сигнал, который ана- логично описанному в очередном цикле обработки запроса К-го канала устанавливает в нулевое положение  чейку блока 24, адресуемую К-ым каналом. После этого К-й канал начинает повторное считывание кодограммы . Многократное считывание кодограммы и совпадение соответствующих байтов в них свидетельствует дл  данного канала о достоверном считывании информации.

Claims (1)

1. Формула изобретени  Многоканальное буферное запоминающее устройство, содержащее блок пам ти, выходы которого соединены с информационными входами выходных регистров, первый дешифратор, распределитель импульсов, коммутатор, счетчик, отличающеес  тем, что, с целью расширени  области применени  устройства за счет чередовани  циклов записи и считывани  информации между передающими и принимающими каналами, в него введены перва  - треть  группы триггеров, с первого по третий мультиплексоры, с первого по четвертый демультиплексоры, второй дешифратор , первый и второй блоки регистров, суммирующий блок, блок сравнени , триггер , элементы И, ИЛИ, НЕ, генератор импульсов , согласующие элементы, причем входы запросов передающих каналов устройства соединены с единичными входами триггеров первой группы и тактовыми входами триггеров третьей группы, входы запросов принимающих каналов устройства соединены с единичными входами триггеров второй группы, информационные входы устройства - с информационными входами триггеров третьей группы, выходы триггеров первых и вторых групп - с информационными входами первого мультиплексора, выход которого соединен с входом элемента НЕ, выход которого соединен с управл ющим входом распределител  импульсов и счетчика, тактовые входы которых соединены с выходом генератора импульсов, выходы счетчика - с адресными входами первого - третьего мультиплексоров, первого - четвертого демультиплексоров, первого и второго блоков регистров, с адресными входами первой группы блока пам ти, выходы триггеров третьей группы соединены с информационными входами второго мультиплексора , выход которого соединен с первым информационным входом первого блока регистров, выходы которого соединены с вторыми информационными входами первого блока регистров, информационными входами блока пам ти и входами первого дешифратора, инверсный выход которого соединен с информационными входами первой группы третьего мультиплексора, информационные входы второй группы которого соединены с инверсным входом блока сравнени , выход третьего мультиплексора - с управл ющим входом

   коммутатора и первым входом суммирующего блока, выходы которого соединены с информационными входами коммутатора, выходы которого подключены к информационным входам второго блока регистров, выходы которого соединены с вторыми входами суммирующего блока, третьи входы которого подключены к шине питани , входы старших разр дов второго блока регистров соединены с первыми входами блока сравнени , вторые входы которого  вл ютс  входами числа передаваемых байтов устройства и с адресными входами второй группы блока пам ти, выходы младших разр дов второго блока регистров соединены с входами второго дешифратора, инверсный выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с информационным входом первого демультиплексора, выходы которого соединены с нулевыми входами триггеров первой и второй групп, первый

   0

   5

   0

   выход распределител  импульсов соединен с информационным входом второго демультиплексора , выходы группы которого соединены с первым согласующим элементом и тактовым входом первого блока регистров, второй выход распределител  импульсов соединен с тактовым входом второго блока регистров, третий выход - с вторым входом элемента И, четвертый и шестой выходы соответственно с единичным и нулевым входами триггера, выход которого соединен с входом обращени  блока пам ти, вход установки режима которого соединен с вторым согласующим элементом и выходами группы третьего демультиплексора, информационный вход которого соединен с шиной питани , п тый выход распределител  импульсов - с информационным входом четвертого демультиплексора, выходы которого соединены с тактовыми входами соответствующих выходных регистров, седьмой выход распределител  импульсов соединен с вторым входом элемента ИЛИ.