SU1758646A1 - Трехканальное резервированное устройство дл приема и передачи информации - Google Patents

Abstract

Сущность изобретени : устройство содержит 3 канала, генератор импульсов, каждый канал содержит 2 группы триггеров , счетчик, 3 мультиплексора, п ть мажоритарных элементов, 4 демультиплексора, распределитель импульсов, 2 дешифратора , 4 схемы сравнени , элемент ИЛИ, элемент И, триггер, блок оперативной пам ти, преобразователь последовательного кода в параллельный, группы регистров, многоканальный блок счета, 4 ил.

Description

Изобретение относитс  к области вычислительной техники и может быть использовано о резервированных системах дл  приема двоичной информации, представленной последовательными кодами, с нескольких направлений.

Целью изобретени   вл етс  расширение области применени  и повышение живучести устройства.

На фиг.1 приведена функциональна  схема устройства; на фиг.2 -- функциональна  схема одного информационного канала; на фиг.З - схема распределител ; на фиг.4 - временна  диаграмма работы устройства .

Устройство содержит первый, второй и третий информационные каналы 1, 2, 3 соответственно , leneparop 4 тактовых импульсов , каждый информационный канал содержит входы 5 запросов от передающих и принимающих направлении, входы 6 последовательной информации от передающих направлений , вход 7 тактовых импульсов, вход

8 задающей шины, входы 9,10,11,12,13, 14. 15, 16, 17, 18 резервированных сигналов от других каналов, выходы 19, 20, 21, 22. 23 резервированных сигналов данного канала, выходы 24 информации данного канала, первые и вторые триггеры 25 группы, третьи триггеры 26 группы, счетчик 27, третий и второй мультиплексоры 28, 29, третий, четвертый и п тый мажоритарные элементы 30. 31, 32, преобразователь 33 последовательного кода в параллельный, второй и третий демультиплексоры 34, 35. распределитель 36, первый дешифратор 37. схема 38 сравнени , первый мультиплексор 39, второй и первый мажоритарные элементы 40,41, элементы ИЛИ 42, И 43, триггер 44, второй дешифратор 45, многоканальный блок счета

46,четвертый и первый демультиплексоры

47,48, регистры 49 выходной информации, блок 50 пам ти. Блок 46 счета содержит суммирующий блок 46-1. регистр 51, коммутатор 52, предназначенные дл  подсчета числа бит и байт по каждому из передающих

сл

С

(Я 00 О 4 О

и принимающих направлений. Распределитель 36 (фиг.З) содержит счетчик 53, дешифратор 54, коммутатор 55. элементы НЕ 56, 57. Генератор А выполнен в виде резервированного генератора. Блоки и элементы устройства выполнены на микросхемах серий 564, 541, Преобразователь 33 выполнен на групповом регистре 564 ИР11 накоплени  последовательных бит и преобразовани  их в параллельные байты по каждому из передающих направлений, адреса направлений подаютс  на входы W записи и входы R считывани , управление записью бит (байт) в регистр производитс  сигналом по входу С. Регистры 49 предназначены дл  хранени  считываемой из блока 50 пам ти параллельной информации каждого направлени .

Устройство работает следующим образом . Направлени , обслуживаемые каналами 1, 2. 3 выставл ют требовани  на прием или выдачу в эти каналы информации по входам 5 каналов, причем одноименные направлени  - синхронно в каналы 1, 2, 3. Передающие направлени  по нечетным входам 5 устанавливают в единичное состо ние соответствующие им нечетные триггеры 25-1, 25-325-(2k-1), приемные

направлени  по четным входам 5 - четные

триггеры 25-2, 25-425-2R. Информаци 

от направлений в каналы в последовательных кодах подаетс  по входам 6 на D-триг- геры 26, Информаци  поступает в каналы 1, 2, 3 от одноименных направлений синхронно в виде кодограмм, число байт в которых определено заранее и задаетс  по входам 8 каналов 1, 2, 3. Начало кодограммы определ етс  специальным признаком - маркером . Передающие и принимающие направлени  и соответствующие им нечетные и четные триггеры 25 описываютс  группами передающих и принимающих адресов , которые отличаютс  значени ми младшего разр да в коде адреса. При взаимодействии с направлени ми устройство работает в режиме накоплени  и записи информации от передающих направлений и в режиме считывани  информации соответствующими принимающими направлени ми.

В исходном положении счетчик 27, триггеры 25, 26, преобразователь 33, регистры 49, 51, установлены в нуль (цепи начальной установки на схеме не показаны). При отсутствии сигналов на выходах мультиплексоров 28 каналов 1, 2, 3 отсутствуют сигналы на входах мажоритарных элементов 30 этих каналов. В каждом канале нулевой сигнал с выхода мажоритарного элемента 30 подаетс  на управл ющий вход счетчика 27 и разрешает счет тактовых импульсов, а через элемент НЕ 56 удерживает в нулевое состо нии счетчик 53 распределител  36. Генера- тор4 импульсовформируеттри синхронные последовательности тактовых импульсов, которые через входы 7 подаютс  на тактовые входы счетчиков 27 каждого канала. В каждом канале счетчик 27- через мультиплексоры 28, 29 опрашивает выходы триггеров 25,26, суммарное врем  опроса которых с учетом времени обработки требований на0 правлений при записи или считывании информации (врем  цикла распределител  36) меньше длительности периода между требовани ми, которые выставл ют направлени  по входам 5, что исключает воз5 можность потери информации, В режиме накоплени  и записи информации передающее i-e направление устанавливает, например по входу 5-I в единичное состо ние триггер 25-i и одновременно подает бит ин0 формации на D-вход триггера 26-i и устанавливает его в соответствии со значением бита - в единичное или нулевое состо ние - по фронту сигнала с входа 5-I. Описанные включени  происход т синхронно в каналах

5 1,2,3. В каждом канале при опросе триггера 25 - на выходе мультиплексора 28 формируетс  единичный сигнал, который запрещает счет импульсов в счетчике 27 и снимает сигнал сброса со счегчика, 53 распределител 

0 36. На выходах счетчика 27 устанавливаетс  адрес данного передающего направлени . Выход триггера 26-I через мультиплексор 29 подключаетс  к выходу мажоритарного элемента 32 и через выход 22 - к входам 15, 16

5 мажоритарных элементов 32 других каналов . При исправной работе каналов выход мультиплексора 29 через мажоритарный элемент 32 подключаетс  к информационному входу преобразовател  33 кодов. По0 еле сн ти  в распределителе каждого канала сигнала сброса со счегчика 53 последний включаетс  п режим счета тактовых импульсов генератора 4. Состо ние счетчика 53 декодируетс  дешифратором 54, сигналы

5 которого стробируютсл через коммутатор 55 инверсными тактовыми импульсами с элемента НЕ 57. Распределитель 36 формирует цикл распределенных импульсных сигналов . В зависимости оттого, накоплен или не

0 накоплен байт информации по данному направлению , распределитель 36 выполн ет длинный или короткий цикл управлени . В рассматриваемом случае, пока байт информации не накоплен, выполн етс  короткий

5 цикл из трех сигналов. Первый импульс распределител  36 подаетс  на демультиплек- сор 35, группа выходов которого, соответствующа  адресам передающих направлений , подключена через согласующий резистор к шине источника питани . Поэтому дл  адреса 1-го направлений на выходах демультиплексора 35 формируетс  импульс, который обеспечивает запись первого бита информации в  чейку преобразовател  33, адресуемую по входу счетчиком 27. Второй импульс распределител  36 подаетс  на тактовый вход многоканального блока 46 счета, который определ ет число бит каждого направлени . Подсчет числа бит и байт, прин тых от передающего направлени , производитс  следующим образом. До момента прин ти  маркера кодограммы на инверсном выходе дешифратора 37 установлен единичный сигнал. Дл  группы адресов передающих направлений, задан- ных счетчиком 27, мультиплексор 39 подключает выход дешифратора 37 к входу мажоритарного элемента 39 и через выход 23 к входам 17,18 мажоритарных элементов 39 других каналов. При исправной работе каналов сигнал дешифратора 37 через мультиплексор 39, мажоритарный элсмент41 поступает в блок 46 на вход младшего разр да суммирующего блока 46-1 и открывает коммутатор 52. Блок 46-1 прибавл ет единицу к числу, накапливаемому дл  данного направлени  в соответствующий  чейке регистра 51. которое подаетс  на входы старших разр дов суммирующего блока 46-1. Сумма с выходов блока 46-1 срез коммутатор 52 подаетс  на информационные входы регистра 51 и фиксируетс  в  чейке по адресу i. Импульс записи подаетс  на ОБХОД регистра 51 с распределител  35. При подаче ад- оеса счетчика 27 на R-входы регистра 51 указанна  сумма считываетс  из данной  чейки и снова поступает нл входы суммирующего блока 46-1 дл  суммировани  с единицей в следующем цикле и т д. Запись новой суммы в данную  чейку регистра 51 производитс  в следующем цикле работы распределител  36, который включаетс  при поступлении следующих бит информации данного направлени . Управление мультиплексором 39 от 27 осуще- ствл етс  таким образом, что в зоне адресов передающих направлений вход мультиплексора 39 подключаетс  к выходу дешифратора 37, а в зоне адресов принимаемых каналов-к выходу схемы 38 сравнени . который определ ет длину считываемой кодограммы . После накоплени  бит маркера в преобразователе 33 на выходе дешифратора 37 устанавливаетс  нулевой сигнал. При этом закрываетс  коммутатор 52. через мн- формациоиные входы регистра 51 о  чейку, адресуемую счетчиком 27, записываетс  нулевое число, т.е. происходит обнуление  чейки, хран щей число бит данного направлени . Третий импульс распределител 

36 через элементы И 43, ИЛИ 42 поступает, на мажоритарный элемент 40 и через выход 19 данного канала на входы 9, 10 мажоритарного элемента 40 даух других каналов. При исправной работе каналов импульс с выхода элемента ИЛИ 42 через мажоритарный элемент 40, демультиплексор 3-4, адресуемый счетчиком 27, поступает на вход сброса в нуль триггера 25-I и устанавливает его в нулевое состо ние. При этом, снимаетс  сигнал с выхода мультиплексора 28, распределитель 36 снова устанавливаетс  в нулевое состо ние, а счетчик 27 включаетс  в режим счета тактовых импульсов и продолжает опрос триггеров 25, 26 дл  приема информации с других направлений. После опроса всех триггеров 25, 26 и заполнени  счетчика 27 сигнал с выхода его старшего разр да поступает на вход мажоритарного элемента 31 и через выход 20 на выходы 11, 12 мажоритарных элементов 31 других каналов . При исправной работе каналов на выходах мажоритарных элементов 31 формируютс  импульсные сигналы, синхронно устанавливающие счетчики 27 в нулевое положение. Таким образом, обеспечиваетс  синхронизаци  работы С етчиков 27 в каналах 1, 2, 3. Аналогично обслуживаютс  запросы других направлений . Накопление бит данного направлени  в соответствующей  чейке преобразовател  33, адресуемой счетчиком 27, обеспечиваетс  за счет подачи кодов с выходов преобразовател  33 на группу его информационных входов, сдвинутых на один разр д. При этом, каждый последующий бит сдвигает предыдущий бит по разр дам этой  чейки до накоплени  в ней байта информации с данного направлени . После накоплени  байта информации в  чейке преобразовател  3 дл  данного направлени  на выходе дешифратора 45 байтов устанавливаетс  нулевой сигнал, который закрывает элемент И 43. В этом случае распределитель 36 выполн ет длинный цикл управлени  из семи импульсных сигналов. Причем третий импульс распределител  36 не устанавливает в нуль триггер 25-i. Так как счетчик 27 в данном цикле адресует i-e направление, на выходах преобразовател  33 сформирован параллельный код прин того байта i-ro направлени , который подаетс  на информационные входы блока 50 пам ти. На адресные входы блока 50 пам ти подаетс  адресна  часть с выходов старших разр дов счетчика 27 (номер направлени ) и адресна  часть с выходов старших разр дов блока 46 (число байт, прин тых с этого направлени ). Режим запись/чтение на блок 50 задаетс  демультиплексором 47, в котором группа

выходов, адресуемых только группой адресов передающих направлений, соединены через согласующий резистор с положительной шиной источника питани  и через D- вход демультиплексора 47 - с нулевой шиной источника питани , Поэтому дл  1-го передаваемого направлени  на выходах демультиплексора 47 формируетс  нулевой потенциальный сигнал режима записи, Четвертый импульс распределител  36 устанавливает в единичное состо ние триггер 44, который подает сигнал выборки на вход С блока 50 пам ти и байт информации i-ro направлени  записываетс  в этот блок по указанному выше адресу. П тый импульс распределител  36 поступает на вход де- мультиплекеора 48, который работает только в режиме считывани  информации из блока 50 пам ти, т.к. в нем используетс  только группа выходов, соответствующа  группам адресов принимающих направлений . Шестой импульс распределител  36 ус- танавливает в нуль триггер 44, что обеспечивает формирование импульса выборки заданной длительности. Седьмой импульс распределител  36 через элемент ИЛИ 42, мажоритарный элемент 40, демуль- типлексор 34 устанавливает в нуль триггер 25-1 и описанный процесс повтор етс  во всех каналах.

Принимающие направлени  обращаютс  к устройству независимо от передающих направлений. При опросе триггеров 25 принимающих направлений устройство в каждом канале переходит в режим считывани  информации. При опросе о ключе ни о го триггера 25-J, аналогично описанному выше, в трех каналах счетчик 27 останавливаетс , адресует j-e приемное направление и включаетс  распределитель 30, который также организует короткий или длинный циклы управлени . В режиме считывани  демультип- лексор 35 не работает и первый импульс распределител  36 не воздействует на регистр 33. При подаче адресов приемных направлений на мультиплексор 39 последний переключает свой выход к выходу схемы 38 сравнени . Единичный сигнал схемы 38 подаетс  через мультиплексор 39, мажоритарный элемент 41 на вход младшего разр да олока 46 и, аналогично описанному, второй импульс распределител  36 увеличивает на единицу содержимое j-й  чейки блока 46. Третий импульс распределител  36 опрашивает выход дешифратора 45 и в случае, если код в j-й  чейке регистра 51 (младшего разр да ) не соответствует числу бит в байте, то выполн етс  короткий цикл, при этом третий импульс распределител  36 через элементы И 43, ИЛИ 42, мажоритарный

элемент 40 и демультиплексор 34 устанавливает в нуль триггер 25-J и повтор етс  цикл опроса триггеров 25 до поступлени  следующего запроса по входу 5-J. В случае,

когда младшие разр ды кода j-й  чейки устанавливаютс  в единичное состо ние, дешифратор 45 закрывает элемент И 43 и выполн етс  длинный цикл управлени . Демультиплексор 47 при подаче на его адрес0 ные входы адресов из группы приемных направлений формирует на своих выходах потенциальный сигнал высокого уровн , соответствующий режиму чтени  информации , который подаетс  на вход W/R блока

5 50 пам ти. Четвертый импульс распределител  36 устанавливает триггер 44 в единичное состо ние и происходит считывание информации из блока 50 пам ти по адресу, заданному старшими разр дами счетчика

0 27 и регистра 51. Выдача информации из блока 50 производитс  через регистры 49, каждый из которых соответствует определенному приемному направлению. Выбор регистра 49 производитс  демультиплексо5 ром 48, адресуемым адресом j-ro направлени  счетчика 27. П тый импульс распределител  36 через демультиплексор 48 записывает считанный байт информации в регистр 49-J. Информаци  с регистров 49

0 поступает в соответствующие резервированные линии св зи от каналов 1, 2, 3. Шестой и седьмой импульсы распределител  36 выполн ют функции, описанные выше. После считывани  всех байтов кодограмм j-м

5 направлением на выходах блока 46 устанавливаетс  код числа байт в кодограмме, который сравниваетс  с пороговым числом в схеме 38 сравнени . При совпадении этих чисел на выходе схемы 38 формируетс  ну0 левой сигнал и в текущем цикле работы распределител  36 данна   чейка блока 46 обнул етс , аналогично описанному вы ше. При этом j-e направление может начать повторный цикл считывани  кодограммы.

5 Многократное считывание кодограммы и сравнение считываемых байтов позвол ет существенно повысить достоверность прин той информации.

Описанные процессы синхронно выпол0 н ютс  в каналах 1, 2, 3 устройства. При этом мажоритарные элементы 30.31, 32,40, 41 в каждом канале обеспечивают выполнение процессов обнулени , запуска и останова счетчиков 27, обнулени  триггеров 25,

5 записи информации в преобразователь 33, обнулени   чеек блока 46, при исправности двух каналов из трех.

В предложенном устройстве обеспечиваетс  прием информации от нескольких резервированных направлений, причем

чередование режимов приема и выдачи информации определ етс  последовательностью соответствующих требований от этих направлени , что расшир ет область применени  устройства. В устройстве три идентичных канала работают в гор чем резерве и при отказе некоторой части элементов в каналах с помощью мажоритарных элементов обеспечиваетс  дальнейшее функционирование каналов, что повышает живучесть устройства.

Claims (1)

1. Формула изобретени  Трехканальное резервированное устройство дл  приема и передачи информации , содержащее генератор импульсов и в каждом канале - первый и второй мажоритарные элементы, с первого по третий мультиплексоры, преобразователь последовательного кода в параллельный, схему сравнени , счетчик, два дешифратора, триггер , элемент И, элемент ИЛИ, первый де- мультиплексор и группу регистров, выходы которых  вл ютс  группой информационных выходов данного канала, причем в каждом канале группа выходов счетчика соединена с группой адресных входов первого мультиплексора и с группой адресных входов первого демультиплексора, группа выходов которого подключена к синхровхо- ду соответствующего регистра группы, выход первого мультиплексора соединен с первым входом первого мажоритарного элемента, второй и третий входы которого подключены к выходам первых мультиплексоров двух других каналов соответственно, отличающеес  тем, что, с целью расширени  области применени  устройства и повышени  его живучести, преобразо- ватель последовательного кода в параллельный каждого канала выполнен многоканальным, а в каждый канал устройства введены с первой по третью группы триггеров, распределитель импульсов, с второго по четвертый демультиплексоры, блок оперативной пам ти, с третьего по п тый мажоритарные элементы и многоканальный блок счета, счетный вход которого подключен к выходу первого мажоритарного элемента, а группа выходов - к первой группе адресных входов блока оперативной пам ти, к группе входов второго дешифратора и к первой группе входов схемы сравнени  данного канала, причем в каждом канале перва  группа адресных входов соединена с установочными входами триггеров первой группы и с синхровходами триггеров третьей группы, втора  группа адресных входов - с установочными входами триггеров второй группы, а группа информационных входов - с информационными входами триггеров третьей группы, подключенных выходами к группе информационных входов второго мультиплексора, группы выходов

   триггеров первой и второй групп соединены с группой информационных входов третьего мультиплексора, а входы сброса - с соответствующим выходом группы выходов второго демультиплексора, подсоединенного груп0 пой адресных входов к группе выходов счетчика , к группам адресных входов второго и третьего мультиплексоров, преобразовател  последовательного кода в параллельный, третьего и четвертого демультиплексоров и

   5 многоканального блока счета и к второй группе адресных входов блока оперативной пам ти, выход третьего мажоритарного элемента соединен со счетным входом счетчика и с входом блокировки распределител  им0 пульсов, выход четвертого мажоритарного элемента соединен с входом сброса счетчика , а выход второго и п того мажоритарных элементов подключены соответственно к информационному входу второго демуль5 типлексора и к младшему разр ду группы информационных входов преобразовател  последовательного кода в параллельный, соединенного синхровходом с выходом третьего демультиплексора, а группой выхо0 дов - со старшими разр дами собственной группы информационных входов и с группами информационных входов блока оперативной пам ти и первого дешифратора, св занного выходом с первым информаци5 онным входом первого мультиплексора, второй информационный вход которого подключен к выходу схемы сравнени , выход второго дешифратора соединен с первым входом элемента И, подключенного

   0 выходом к первому входу элемента ИЛИ. информационный вход четвертого демультиплексора соединен с нулевой шиной устройства , а выход - с входом управлени  записью-считывани  блока оперативной па5 м ти, подсоединенного синхровходом к выходу триггера, а группой выходов - к группам информационных входов регистров группы, первый выход распределител  импульсов подключен к информационному

   0 входу третьего демультиплексора, второй выход - к синхровходу многоканального блока счета, третий выход - к второму входу элемента И, четвертый и п тый выходы - к установочному входу и входу сброса

   5 соответственно триггера,.шестой выход - к информационному входу первого демультиплексора , а седьмой выход - к второму входу элемента ИЛИ, кроме того, в каждом канале вход блокировки счетчика и синх- ровхол, распределител  импульсов соединены с соответствующим выходом генератора импульсов, входы третьего мажоритарного элемента каждого канала подключены к выходам третьих мультиплексоров всех каналов , входы четвертого мажоритарного элемента каждого канала - к выходам переполнени  счетчиков всех каналов, входы п того мажоритарного элемента каждого канала - к выходам вторых мультиплексоров всех каналов, входы второго мажоритарного элемента каждого канала - к выходам элементов ИЛИ всех каналов, а второй вход схемы сравнени  каждого канала - к задающей шине устройства.

   N Ґ

   s

   H

   в

   С:

   г°

   t

   J Jt со

   O5

   .с o

   Tr25-i | 7 far 1 | в-й itr dC-fmfrl}

   Tris-i-xcr г $SSftMri №$&$MpT.

   Kip i

   Hit

   x x x x у

   HxM

   tMxtf

   Режин записи

   VW

   BllxJt

   J.

   gt-tt-i

   Фиг.З

   2C

   MPJ Ґ№Щ&м 1 УШШШЬУЩь

   JL

   ±

   Режим итгнс/  Режин записи

   X

   L

   i t(u-ffauT