SU1594548A1 - Устройство дл контрол обращений процессора к пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - повышение достоверности работы процессора путем его защиты от возможных сбоев при обращении к пам ти, привод щих к "зависанию" вычислительной машины, и обеспечени  возможности диагностики таких сбоев. Принцип работы устройства основан на адресации модулей пам ти и формировании сигналов записи или чтени , причем устройство осуществл ет формирование двоичного кода пам ти, передачу его процессору и дальнейшее преобразование во временной интервал, в течение которого блокируетс  формирование тактовых импульсов. Устройство содержит задающий генератор синхронизации, два элемента И и элемент ИЛИ. Дл  достижени  цели в устройство введена группа шифраторов адреса, двоичный счетчик и элемент И-НЕ. 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ, особенно вычислител х, работающих в реальном масштабе времени , дл  сопр жени  процессора с модулем пам ти, имеющими различную длительность цикла.

Целвю изобретени   вл етс  повышение достоверности работы процессора за счет обеспечени  защиты от зависаний процессора при обращени х к пам ти.

На фиг.1 представлена блок-схема устройства; на фиг.2 - временные диаграммы работы устройства; на фиг.З - функциональна  схема узла синхронизации; на фиг.4 - структурна  схема ЦВМ с использованием устройства .

Устройство содержит (фиг.1) входы 1-3 адреса, чтени  и записи устройства , группу шифраторов 4 адреса, состо щих , например, из дешифратора 5 и посто нной пам ти 6, задающий генератор 7, узел 8 синхронизации, шину 9, объедин ющую выхода шифраторов 4. по схеме МОНТАЖНОЕ ИЛИ, элементы И 10 и 11, элемент И-НЕ 12, элемент ИЛИ 13, счетчик 14, состо щий из триггеров 15, тактовых выход 16, тактовых вход 17 и вход 18 запрета узла 8 синхронизации.

Узел 8 синхронизации содержит (фиг.З) триггеры 19-21, элементы И 22, И-НЕ 23 и ШШ-НЕ 24, выходы 25 и 26 узла.

Процессор 27 (фиг.4) соединен через шину адреса с модул ми 28 пам сд

со

4

сл

4

00

ти, состо щими из накопител  29 и блока 30 адреса.

Устройство работает следуюнц - образом .

При отсутствии обращени  к модул м пам ти (нулевой уровень на входе 2 сигнала чтени ) в шине 9 шифраторы устанавливают высокий уровень напр жени , поэтому на выходе элемента И-НЕ 12 формируетс  нулевой потенг циап. Это приводит к обнулению счет -шка 14. Старший разр д счетчика 14 поступает на вход 18 узла 8, а на вход 17 поступает частота, формируема  задающим генератором 7. В результате нн выходе триггера 20 (фиг.З) устанавливаетс  высокий уровень на- пр жени , на выходе триггера 21- - низкий, на выходах 25 и 26 узла - высокий, а на вьпсод 16 через элемент И 22 поступает тактова  частота с триггера 19, который  вл етс  делителем опорной частоты. В дальнейшем из тактовой частоты формируетс  сери синхросигналов дл  работы процессора

Штатное выполнение операции обмена с пам тью включает два такта. В первом такте модул м пам ти вьщаетс  |адрес и сигнал, определ ющий вид опе |рации - чтение или запись, во втором |осуществл етс  прием информации. На диаграмме (фиг ,2) показано вьшолне- ние операции чтени  пам ти (операци  записи вьтолн етс  аналогично.) в двух случа х.

В первом случае (операци  1, . фиг.2) выбранный модуль пам ти обладает достаточным быстродействием дл  выполнени  операции обмена штатным образом. Поэтому состо ние шины 9 не измен етс  и устройство продолжает работу по-прежнему, несмотр  на то, что на выходе элемента ИЛИ 13 по вл етс  сигнал высокого уровн , старший разр д счетчика остаетс  в нулевом состо нии.

Во втором случае (операци  2) выбранный модуль обладает такой дпи- тельностью цикла, что дл  вьтолнени  операции обмена необходим один дополнительный такт. Тогда после установки адреса на входе 1 дешифратор 5 формирует на своем выходе сигнал, по которому происходит вьдача из посто нной пам ти 6 значени  кода па м ти, которое он хранит. На диаграмм продемонстрирована вьщача значени:  кода N-1. На выходе элемента И-НЕ

0

5

0

5

0

5

0

5

0

5

12 по вл етс  сигнал высокого уровн , снимаетс  обнуление счетчика, одновременно сигналом с выхода элемента ИЛИ 13 производитс  запись значени  кода из шины 9 в счетчик 14 и установка его старшего разр да. По этому сигналу перестраиваетс  узел 8; элемент ИЛИ-НЕ 24 формирует на выходе 26 нулевой потенциал, который запрещает дальнейшую установку счетчика; элемент И-НЕ 23 пропускает на выход 25 серию импульсов, которые подсчитываютс  счетчиком 14; элемент И 22 с помощью триггера 20 блокирует поступление тактовой частоты на выход 16 устройства, тем самым приостанавлива  работу процессора. Это состо ние узел 8 сохран ет до переполнени  счетчика 14.

В момент переполнени  старший разр д счетчика 14 устанавливаетс  в нулевое состо ние у в результате чего элемент И-НЕ 23 блокирует поступление частоты на выход 25 узла 8. Далее разрешаетс  прохождение тактовое частоты на выход 16 и с задержкой на , один такт с помош;ью триггера 21 снимаетс  запрет предварительной установки счетчика 14 по выходу 26.

Таким образом, в рассмотренном примере длительность операции чтени  увеличилась на один такт в точном соответствии коду пам ти.

Устройство может быть использовано в ЦВМ последовательного типа, подобных мини-ЭВМ СМ-4 (на фиг.4 шина данных и магистраль управлени  не показаны).

В состаЗе модулей пам ти, кроме описанных ранее дешифратора 5, на который поступают старшие разр ды адреса, и посто нной пам ти 6, показаны модули 28 пам ти, на блок 30 которых поступают остальные разр ды адреса. Все остальные компоненты устройства размешены в процессоре 27.

Устройство полностью исключает зависани , а неправильное обращение внутри однопроцессорной системы может быть обнаружено теми средствами контрол  магистралей, которые предусмотрены внутри ЦВМ, - контроль на четность, по Хеммингу и т.д. По вл етс  возможность с помощью сигнала прерывани  перевести многомашинную систему в режим диагностики.

Claims (1)

1. Формула изобретени

   Устройство дл  контрол  обращений процессора к пам ти, содержащее.задающий генератор, соединенный выходом с тактовым входом узла синхронизации , первый выход которого  вл етс  тактовым выходом устройства элемент ИЛИ, первый и второй входы которого подключены соответственно к вькодам первого и второго элементов И, первые входы которых  вл ютс  соответственно входами чтени  и записи устройства, от ичаю- щ е е с   тем, что, с целью повьше- ии  достоверности в работе, в устройство введены счетчик, элемент

   15

   1594548

   И-НЕ н группа шифраторов адреса, причем группы входов шифраторов адреса  вл ютс  группой адресов входов устройства , а группы выходов обьединены rto схеме МОНТАЖНОЕ ИЛИ и подключены к группе входов влемента И-НЕ и группе информационных входов счетчиг ка, тактовый вход и выход которого

   соединены соответственно с вторым выходом и входом запрета узла синхронизации , третьим выходом подключенного к вторым входам первого и второго элементов И, выход элемента ИЛИ

   соединен с входом записи счетчика, вход сброса и информационный вход старшего разр да которого подключены к выходу элемента И-НЕ.

   (Риг.