SU1410048A1

SU1410048A1 - Устройство сопр жени вычислительной системы

Info

Publication number: SU1410048A1
Application number: SU864117557A
Authority: SU
Inventors: Геннадий Семенович Евтушенко; Виктор Павлович Неверов; Виктор Алексеевич Титов
Original assignee: Предприятие П/Я А-1233
Priority date: 1986-05-22
Filing date: 1986-05-22
Publication date: 1988-07-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в высоконадежных вычислительных системах дл обработки данных в реальном масштабе времени. Цель - изобретени - повышение надежности функционировани вычислительной системы - достигаетс тем, что в устройство , содержащее генератор тактовых импульсов и группу формирователей циклов, дополнительно введены,группы элементов ИЛИ и И, элемент ИЛИ, триггер , регистр состо ний системы, шифратор, блок пам ти, информационный регистр, элемент задержки, причем С формирователи циклов содержат регистр цикла, элемент задержки, триггер пуска , элемент И, элемент ИЛИ,счетчик тактовых импульсов, элемент сравнени , 1 з.п. ф-лы, 2 ил,д

Description

Изобретение относитс к области вычислительной техники и может быть использовано в высоконадежных вычислительных системах дл обработки данных в реальном масштабе времени.

Целью изобретени вл етс повышение надежности функционировани вычислительной системы, сохранение ее работоспособности по реализации задач управлени объектом.

На фиг,1 представлена структурна схема устройства сопр жени вычислительной системы, на фиг 2 - структурна схема формировател циклов.

Устройство содержит (см. фиг,1) генератор 1 тактовых импульсов, группу фojpмиpoвaтeлeй 2 циклов, группу элементов 3 ИЛИ, группу элементов 4 И, элемент 5 ИЛИ, триггер 6, ег стр 7 состо ни системы, дешифратор 8, блок 9 пам ти, информационный регистр 10, элемент 11 задержки, входы устройства 12-14, выходы 15-17.

Формирователь циклов 2 (см, фиг.2) содержит регистр 18 цикла, элемент 19 задержки, триггер 20 пуска, элемент 21 ИЛИ, элемент 22 И, счетчик 23 тактовых импульсов i элемент 24 ср авне- ни , а также вход 25, вход 26 и вы- ход 27, вл ющийс выходом 16 устройства .

Устройство работает следующим образом .

В исходном состо нии регистр 7 находитс в нулевом состо нии (его сброс осуществл етс управл к цим процессором системы по входу 14). Это свидетельствует об исправности всех каналов (ЭВМ) вычислительной системы. На регистрах циклов 18 формирователей |2 управл ющим процессором вычисли -. |телькой системы по входу 12 устанавливаютс коды, соответствующие циклам |работы управл емых ЭВМ, функционирую- щих в реальном масштабе времени. Кро- 1ме того, единичньй сигнал, подаваемый ;по входу 12 на входы элемента задержки 19, триггера 20 и элемента 21 ИЛИ, сбрасывает счетчик 23, сбрасывает в нулевое состо ние триггер 20, после чего запрещаетс подача тактовых импульсов с выхода генератора 1 по входу 26 через элемент 22 И на вход счетчика 23, Через промежуток времени , достаточный дл приема кода на ;регистр 18 цикла и обнулени счетчи- 1ка 23, единичный сигнал с выхода эле- 1мента 19 задержки устанавливает триг-

Q

0

5 0

5

0

5

0

5

гер 20 в единичное состо ние, после чего формирователь 2 циклов готов к работе. В процессе функцд онировани вычислительной системы этот код может быть .

При выходе из стро ЭВМ системы от ее блока по входу 13 поступает единичный с игнал неиснравности на со- ответствук дий вход регистра 7 и элемента 5 ИЛИ. С выхода элемента 5 ЮШ сигнал неисправности устанавливает триггер 6 в единичное состо ние, с выхода которого единичный сигнал поступает на выход 15 устройства как сигнал управл ющему процессору систе- мЬ о наличии в ней неисправности, а также на первые входы групп элементов 4 И, на вход блока 9 пам ти и через зшемент 11 задержки - на вход регистра 10, Одновременно код с выхода регистра 7 поступает на вход дешифратора 8, который обеспечивает выбор из готового., к работе блока 9 (на его втором входе находитс к этому моменту времени высокий потенциал с выхода триггера 6) на вход регистра 10 соответствующего кода-инструкции, который поступает на 17 устройства к управл ющему процессору, того, код-инструкци с выхода регистра 10 через открытые группы элементов И 4 группы элементов ИЛИ 3 поступает на выходы соответствуклцих формирователей 2 циклов.

Код-инструкци представл ет собой совокупность кодов по числу ЭВМ, в каждом из которых имеетс 1, подаваема на входы элементов 19, 20, 21, а также.код времени цикла решени задач управлени объектом в реальном масштабе времени управл емой ЭВМ, подаваемый на регистр 18 циклов.

Каждьй формирователь циклОв 2 функционирует следующим образом, В исходном состо нии на регистре 18 находитс код, пропорциональный величине цикла, который поступает с выхода регистра на первый вход элемента 24 сравнени . После прихода единичного сигнала на вход триггера 20 с выхода элемента 19 задержки на выходе элемента 22 И будут по вл тьс единичные сигналы с генератора 1, которые пос- , тупают на вход ранее сброшенного в нулевое состо ние счетчика 23, выход которого подсоединен к второму входу элемента 24 сравнени . При совпадении кодов в элементе 24 на его выходе

по вл етс единичный сигнал окончани цикла, поступающий в соответствующую ЭВМ (не показана) и на первый вход элемента 21 ИЛИ, на второй вход которого поступает сигнал сброса, подава- емьй по входу 25 управл ющим процессором системы или с выхода регистра 10. Выход элемента 21 ИЛИ подсоединен к уста.новленному в нулевое состо ние входу счетчика 23, после -чего начинаетс формирование нового цикла и т.д..

Через врем , достаточное дл установки на регистре 10 кода-инструкции, перезаписи ее в формирователи 2, с выхода элемента 11 задержки снимаетс единичный сигнал, который сбрасывает регистр 10 в нулевое состо ние, и этим же сигналом сбрасьгеаетс в нулевое состо ние триггер 6. Предполагаетс также, что к этому моменту времени неисправна ЭВМ будет отключена и регистр 7 будет сброшен в нулевое состо ние. f

При подключении исправной ЭВМ в систему предлагаемое устройство обеспечит перенастройку (реконфигурацию) системы путем изменени кода-инструкции управл ющим процессором, системы по входу t2, в результате чего ЭВМ системы будут функционировать с учетом изменени вычислительной нагрузки после увеличени числа исправных ЭВМ в системе.

Предложенное устройство обеспечивает реконфигурацию управл ющей вы- числительной системы и тем самым сохран етс работоспособность системы вплоть до выхода из стро последней (или минимального числа) ЭВМ системы,

Claims

Формула изобретени 1. Устройство сопр жени вычисли

информационными входами устройства и соединены с соответствующими информационными входами регистра состо ни системы, информационные выходы которого соединены с информационными входами дешифратора, выходы которого соединены с адресными входами блока пам ти , информационные выходы которого соединены с информационными входами информационнрго регистра, а вход записи соединен с пр мым выходом триггера , управл ющим выходом устройства, вторыми входами элементов И группы и входом элемента задержйй выход которого соединен с входом сброса триггера и входом записи информационного регистра, информационные выходы которого вл ютс первыми информационными выходами устройства и соединены с первыми входами соответствующих элементов И группы, выходы элементов И группы соединены с первыми входами соответствующих элементов ИЛИ группы, вторые входы которых вл ютс вторыми информационными входами устройства, выходы элементов ИЛИ группы соединены с информационными входами соответствующих формирователей циклов группы , выходы которых вл ютс вторьтми информационными выходами устройства, вход сброса регистра состо ни системы вл етс входом сброса устройства.

2, Устройство ПОП.1, отличающеес тем, что каждый формирователь циклов группы содержит элемент сравнени , счетчик тактовых импульсов , элемент ИЛИ, элемент И, триггер 40 пуска, элемент задержки, регистр цикла, информационные входы которого вл ютс соответствующими информационными входами формировател циклов, . старший разр д информационных входов

35

тельной системы, содержащее группу 45 которого соединен с входом-сброса формирователей циклов, генерато так- триггера пуска, с первым входом эле-

ИЛИ и с входом

товых импульсов, выход которого соединен с тактовыми входами формирователей циклов группы, отлича ю- щ е е с тем, что, с целью .повьше- ни надежности функционировани вычислительной системы, в него введены регистр состо ни системы, элемент ИЛИ, дешифратор, блок пам ти, элемент задержки, информационный регистр, группу элементов ИЛИ, группу элементов И, триггер, вход установки в 1 которого соединен с выходом элемента ИЛИ, входы которого вл ютс первыми

мента ИЛИ и с входом элемента задержки , выход которого соединен с входом установки в 1 триггера пуска, пр - gQ мой выход которого соединен с первым входом элемента И, второй вход которого вл етс тактовым входом формировател циклов, а выход соединен со счетным входом счетчика тактовых импульсов , вход сброса которого соединен с выходом элемента ИЛИ, а информационные выходы соединены с первыми входами элемента сравнени , вторые входы которого соединены с информаци-

55

ИЛИ и с входом

мента ИЛИ и с входом элемента задержки , выход которого соединен с входом установки в 1 триггера пуска, пр - Q мой выход которого соединен с первым входом элемента И, второй вход которого вл етс тактовым входом формировател циклов, а выход соединен со счетным входом счетчика тактовых импульсов , вход сброса которого соединен с выходом элемента ИЛИ, а информационные выходы соединены с первыми входами элемента сравнени , вторые входы которого соединены с информаци-

5

514100486

оннь№ш выходами регистра цикла, а вы- ИЛИ и вл етс информащюнным выходом ход соединен с вторым входом элемента формировател циклов,

/4

„ з;

fc

3ffT

(риг. г