SU1100623A1 - Устройство дл распределени заданий вычислительной системе - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее блок.управлени , регистр готовности процессоров, три элемента ИЛИ,регистр сдвига, группу блоков элементов И, две группы элементов ИЛИ, регистры номеров заданий, схемы сравнени , первую труппу элементов И, триггер управлени , причем перва  группа входов каждой схемы сравнени  подсоединена ко входам номера непосредственно предшествующего задани  устройства, а втора  группа входов - к соответствующим вы-/ ходам регистра номера задани , выходы каждой схемы сравнени  подсоединены к первым входам соответствующих элементов И первой группы, кЬ вторым входам которых подсоединены соответствукщие выходы регистра готовности процессоров, выход каждого элемента И первой группы подключен к первому входу соответствующего элемента ИЛИ второй группы, ко второму входу которого подключен выход триггера управлени , выходы элементов ИЖ второй группы подсоединены к первой группе входов счзответствующего блока элементов И группы, выход второго элемента ИЛИ подключен к нулевому входу триггера управлени , вход кода числа процессоров устройства подключен ко входам второго элемента ИЛИ, информационным входам регистра сдвига и к первой группе входов блока управлени , к управл ющему входу которого подключен выход первого элемента ИЛИ, входы первого элемента ИЛИ подключены к выходам регистра сдвига, выход синхронизации блока управлени  подключен к управл ющему входу регистра сдвига, а выход сдвига блока управлени  подключен ко вхо§ ду сдвига регистра сдвига, J -и выход которого ( j 1,. ..,П где п (/) максимальное количество процессоров в типе)подключен ко вторым входам элеме гов И группы, к третьим входам которых подключены выходы соответствукидих разр дов регистра готовности, а к четвертым входам вход номера задани  устройства, выход третьего элемента ИЛИ подключен к единичному входу триггера управлени , к выходам каждого блока элементов И группы подключены входы соответствующих элементов ИЛИ первой группы и входы регистров номера задани , вых:оды каждого элемента ИЛИ первой группы подключены к соответствующим нулевым входам регистра готовности процессо .ров, выходы номеров заданий устройства подключены к выходам соответствующих блоков элементов И группы, к единичным входам регистра готовности подключены входы состо ни  процессоров устройства, вьпсоды регистра готовности подключены ко вто-

Description

рой группе входов блока управлени , выход которого соединены с выходом отказа устройства, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, устройство содержит дешифратор типа задани , вторую группу элементов И, группу элементов запрета, третью и четвертую группы элементов РШИ, выход каждого разр да регистра сдвига подключен к первому входу соответствующего элемента И второй груп|ПЫ и ,к информагщонному входу соот|ветствующего элемента запрета группы , к .п тым входам группы блоков элементов И подключены соответствующие выходы дешифратора типа задани  ко входу которого подклю чен вход типа задани  устройства, выкоды дешифратора подключены к группе входов типа задани  блока управлени  и через элементы ИЛИ чет вертой группы - ко вторым входам соответствующих элементов И второй группы и к запрещающим входам соответствующих элементов запрета груп пы, выходы которых подсоединены к группе входов третьего элемента ИЛИ выход которого подключен ко входу записи в младший разр д регистра сдвига, выход j -го элемента И второй группы подключен ко входу запис в старший разр д регистра сдвига, выход каждого элемента ИЛИ третьей группы подключен соответственно к нулевому входу каждого разр да регистра сдвига, выход j -го элемента ИЛИ первой группы подключен ко входу j -го элемента ИЛИ третьей

группы, выход старшего разр да регистра сдвига подключен ко входу третьего элемента ИЛИ, причем блок управлени  содержит схему сравнени , группу блоков элементов И, элемент И генератор одиночных импульсов, элементы ИЛИ, элемент НЕ, триггер генератор импульсов, элемент задержки , перва  группа входов блока управлени  подключена к первой группе входов схемы сравнени , ко второй группе входов которой подключены вых ды элементов ИЛИ, ко входам j -го элемента ИЛИ подключены j -е выходы каждого блока элементов И группы к первым входам j -го блока элементов И группы подключена группа входов типа задани  блока управлени  ко вторым входам блоков элементов И группы подключена втора  группа входов блока управлени , выход схемы сравнени  подключен к единичному входу триггера, к нулевому входу которого подключен выход- элемента Н вход которого соединен с управл ющи входом блока управлени , нулевой выход триггера подключен к управл ющему выходу блока управлени , а единичный выход триггера - ко входу генератора одиночных импульсов и к первому входу элемент И, ко второму входу которого подключен выход генератора импульсов, выход элемента И подсоединен через элемент задержки к выходу сдвига блока управлени , выход генератора одиночных импульсов подсоединен к выходу синхронизации блока управлени .

Изобретение относитс  к .вычислительной технике и может найти применение в вычислительных системах дл  J acпpeдeлeни  нагрузки между процессорами .

Известно устройство дл  распределени  заданий процессорам содержащее регистр готовности пр9Цессоров, группы элемеитоп И, элемент ИЛИ окончани  распределени , регистр сдвига выходы которого подсоединены к

упрау л ющим входам группы элементов ll,

Недостатком данного устройства  вл етс  большое врем  выполнени  св занных заданий

Наиболее близким к изобретению  вл етс  устройство дл  распределени  заданий процессорам, содержащее блок управлени , регистр готовности профессоров, элемент ИЛИ окончани  распределени , регистр сдвига. группы .элементов И, первую и вторую группы элементов ИЛИ, процессоры, тины кода числа процессоров, шины номера задани , шину отказа, регистры номера задани , элементы И, триггер управлени , элемент ИЛИ сбро са триггера, элемент ИЛИ объединени  циклического переноса из старшего в младший разр д регистра сдвига, шины номера непосредственного предшествующего задани , узлы сравнени , к первым входам которых подсоединена группа шин кода номера непосредственно предшествующего задани , а ко вторым входам - выходы соответствующего регистра задани , выходы, каждого узла сравнени  подсоединены к первым входам соответствующих элементов И, ко вторым входам которых подсоединены единичные выходы соответствующих триггеров регистра готов ности, выход каждого элемента И подключен к первому входу соответствующего элемента ИЛИ второй группы, ко второму входу которого подсоедине единичный выход триггера, выход каж дого элемента ИЛИ второй группы соединен с четвертым входом соответству ющей группы элементов И, единичный вход триггера соединен с выходом старшего разр да регистра сдвига и первым входом элемента ИЛИ объединени  циклического переноса, а нулевой вход - с выходом элемента ИЛИ сброса триггера,-второй вход элемента ИЛИ объединени  циклического переноса соединен с первой шиной код числа процессоров, а выход - с входом первого разр да регистра сдвига, шины кода числа процессоров подсоединены ко входам элемента ИЛИ сброса триггера, к третьему входу блока управлени  и ко входам регистра сдви га (кроме первого разр да), к первом входу блока управлени  подключен выход элемента ИЛИ окончани  распре делени , а ко второму входу - выходы регистра готовности, первый выход блока управлени  подсоединен ко вхо ДУ, управл ющему приемом кода из шин в регистр сдвига, а второй выг ход - ко входу, управл ющему сдвиго в регистре, выходы регистра сдвига подсоединены ко входам элемента ИЛИ окончани  распределени  и к первым входам соответствующих групп элементов И, ко вторым входам которых .подключены соответствующие -разр ды , регистра готовности, а к третьим входам.подключены шины номера задани , к выходам каждой группы элементов И подключены входы соответствующих элементов ИЛИ первой группы и регистров номера задани , выходы каждого элемента ИЛИ первой группы подключены к нулевым входам соответствующих триггеров регистра сдвига и регистра готовности, ко входам процессоров подключены выходы соответствующих групп элементов И, выходы процессоров подсоединены к единичным входам триггеров регистра готовности 2j . Работа известного устройства заключаетс  в следующем. На первом этапе по шинам кода числа процессоров в блок управлени  поступает код числа необходимых дл  выполнени  заданий процессоров. Блок управлени  сравнива.ет потребное число процессоров с количеством свободных процессоров, данные о готовности которых хран тс  в регистре готовности процессоров. Элемент ИЛИ сброса триггера выдает сигнал, устанавливающий триггер в нулевое состо ние . Блок управлени  вьздает по первому выходу сигнал записи кода числа необ5содимых дл  вьшолнени  задани  процессоров в регистр сдвига . Одновременно с этим по шинам номера задани  на группы элементов И поступает код номера задани , а по шинам номера непосредственно предшест вующего задани  подаетс  код номера задани , непосредственно предшествующего данному. На регистрах номеров заданий хран тс  коды номеров заданий, назначенных на соответствующие процессоры при предшествующих циклах работы устройства. После записи кода в регистр сдвига на выходах определенных rpyrin элейентов И по в тс  сигналы кода номера задани . Номер группы элементов И определ етс  совпадением единичных разр дов в регистре готовности и сигналов, вырабатываемых узлами сравнени , а также при совпадении одноименных единичных разр дов в регистрах готовности процессоров и сдвига. С выхода каждой группы элементов И код номера задани  вьщаетс  в соответствующий процессор и регистр номера задани , а через элемент ИЛИ первой группы обнул ет соответствующие разр ды регистров готов ности процессоров и сдвига. Если при зтов в регистре сдвига остались единичные разр ды, о чем свидетель ствует сигнал на выходе элемента ИЛ окончани  распределени , то блок управлени  выдает в регистр сдвига импульсы сдвига. Если дл  выполнени  задани  потр буетс  количество процессоров, не превышающее число процессоров, заве шивших реализацию непосредственно предшествующего задани , то после определенного количества сдвигов ко в регистре сдвига все его разр ды будут обнулены. При этом сигнал с первого входа блока управлени  снимаетс . Это означает, что задание распределено между теми процессора ми, которые завершили реализацию непосредственно предшествующего задани  . Если необходимое число процессор превышает количество процессоров, завершивших реализацию непосредственно предшествующих заданий, тб пр сдвиге кода в регистре сдвига не все разр ды будут обнулены. В этом случае выполн етс  второй этап распределени  задани  на любой свобод ный процессор, Особенности его выполнени  состо т в следующем. Единичный сигнал с выхода старшего разр да регистра сдвига устана ливает в единичное состо ние триггер и через элемент ИЛИ объединени  циклического переноса первый разр д регистра сдвига. После переключени  триггера разрешающий сигнал поступа ет на входы группы элементов И и обеспечивает их работу без учета сигналов с элементов И второй группы . Теперь при даклическом сдвиге кода в регистре код номера задани  по витс  на выходах соответствующих групп элементов И при совпадении одноименных единичных разр дов толь ко в регистре готовности и регистре сдвигд. С выходов групп элементов И йод вьщаетс  в соответствующий процессор , а через элемент ИЛИ первой группы обнул ет соответствующие раз р ды регистра готовности процессоров и сдвига. При обнулении всех разр дов регистра сдвига сигнал с первого выхода блока управлени  сни маетс . Это означает, что задание распределено среди свободных процессоров . Недостатком известного, устройства  вл ютс  большие аппаратурные затраты , так как распределение заданий, требующих дл  своего выполнени  процессоров конкретного типа, с помощью указанного устройства приводит к существенному увеличению числа этих устройств (по количеству типов процессоров в неоднородной вычислительной системе), т.е. к значительным затратам оборудовани . Цель изобретени  - сокращение аппаратурных затрат. Поставленна  цель достигаетс  , тем, что в устройство дл  распределени  заданий вычислительной системе, содержащее блок управлени ,- регистр готовности процессоров, три элемента ИЛИ, регистр сдвига, группу блоков элементов И, две группы элементов И, две группы элементов ИЛИ, регистры номеров заданий, схемы сравнени , первую группу элементов И, триггер управлени , причем перва  группа входов каждой схемы сравнени  подсоединена ко входам номера непосредственно предшествующего задани  устройства, а втора  группа входов - к соответствующим выходам регистра номера задани , выходы каждой схемы сравнени  подсоединены к первым входам соответствующих элементов И первой группы, ко вторым входам которых подсоединены соответствующие выходы регистра готовности процессоров, выход каждого элемента И первой группы подключен к первому соответствующего элемента ИЛИ второ1и группы, ко второму входу которого подключен выход триггера управлени , выходы элементов ИЛИ второй группы подсоединены к первой группе входов соответствующего блока элементов И группы, выход второго элемента ИЛИ подключен к нулевом5 входу триггера управлени , вход кода числа процессоров устройства подключен ко входам второго эле мента ИЛИ, информационным входам регистра сдвига и к первой группе входов блока управле1ш , к управл ющему входу которого подключен выход первого элемента ИЛИ, входы первого элемента ИЛИ подключены к выходам регистра Сдвига, выход синхронизации блока управлени  подключен к управл ющему входу регистра сдвига, а выход сдвига блока управлени  подключен ко входу сдвига регистра сдвига, J -и выход которого (j 1, .. ., п, где п - максимальное коли- честно процессоров в типе), подключен ко вторым входам блоков элементов И группы, к третьим входам которых подключены выходы соответствующих разр дов регистра готовности, а к четвертым входам - вход номера задани  устройства, выход третьего элемента ИЛИ подключен к единичному входу триггера управлени , к выходам Каждого блока элементов И Группы подключены входы соответствующих элементов ИЛИ первой группы и входы регистров номера задани  выходы каждого элемента ИЛИ первой группы подключены к соответствующим нулевым входам регистра готовности процес-соров , выходы номеров заданий устройства подключены к выходам соответствующих блоков элементов И группы , к единичным входам регистра ГОТОВНОСТИ подключены входы состо ни  процессоров устройства, выходы регистра готовности подключены ко второй группе входов блока управлени , выход которого соединен с выходом отказа устройства, введены дешифратор типа задани , втора  группа элементов И, группа элементов запрета, треть  и четверта  группы элементов ИЛИ, выход ка адого разр да регистра сдвига подключен к первому входу соответствующего элемента И второй группы и к информационному входу соответствующего элемента запрета группы, к п тым входам группы блоков элементов И подключены соответствующие выходы дешифратора типа задани , ко входу которого подключен вход типа задани  устройства, выходы дешифратора подключены к группе входов типа задани  блока управлени  и через элементы ШШ четвертой группы - ко вторым входам соответствующих элементов И второй группы и к запрещающим входам соответствующих элементов запрета группы, выходы которых подсоединены к группе входов третьего элемента ИЛИ, выход которого подключен ко входу записи в младший разр д регистра сдвига, выход

-го элемента И второй группы подключен ко входу записи в старший ра р д р егистра сдвига, выход каждого

элемента ИЛИ третьей группы подключен соответственно к нулевому входу каждого разр да сдвига, выход j -го элемента ИЛИ первой группы подклю - чен ко входу j -го элемента ИЛИ третьей группы, выход старшего разр  да регистра сдвига подключен ко входу третьего элемента ИЛИ, причем блок управлени  содержит схему сравнени , группу блоков элементов И, элемент И, элементы ИЛИ, элемент НЕ, триггер, генератор одиночных импульсов, генератор импульсов, , элемент задержки, перва  группа входов блока управлени  подключена к первой группе входов схемы сравнени , ко второй группе входов которой подключены выходы элементов Ш1И, ко входам j -го элемента ИЛИ подключены j -е выходы каждого блока элементов И группы, к первым входам i -го блока элементов И группы подключена группа входов типа задани  блока управлени , ко вторым входам блоков элементов И группы подключена втора  группа входов блока управлени , выход схемы сравнени  подключен к единичному входу триггера, к нулевому входу которого подключен выход элемента НЕ, вход которого соединен с управлйющим входом блока управлени , нулевой выход триггера подключен к управл ющему выходу блока управлени , а единичный выход триггера - ко входу генератора одиночных импульсов и к первому входу элемента И,- ко второму входу которого подключен выход генератора импульсов, выход элемента И подсоединен через элемент задержки к выходу сдвига блока управлени , выход генератора одиночных импульсов подсоединен к выходу синхронизации блока управлени .

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема блока управлени .

Устройство содержит блок управлени  1, регистр 2 готовности процессоров , первый элемент ИЛИ 3, регистр 4 сдвига, группу блоков элементов И 5, первую группу элементов ИЛИ 6, выходы 7 номеров заданий устройства вход 8 кода числа процессоров устройства , вход 9 номера задани  устройства , выход 10 отказа устройства, регистры 11 номеров заданий,, схемы сравнени  12, первую группу элементов и 13, вторую группу элементов ИЛИ 14, триггер управлени  15, второй элемент ИЛИ 16, третий элемент ИЛИ 17, вход 18 номера непосредственно предшествующего задани  устро ства, третью группу элементов ИЛИ 19, группу элементов запрета 20, вторую группу элементов И 21, четвертую группу.элементов ИЛИ 22, дешифратор типа задани  23, вход 24 типа задани  устройства, входы 25 состо ни  процессоров устройства. Блок 1 управлени , например, содержит группу блоков элементов И 26, элементы ИЖ 27, схему сравнени  28, триггер 29, генератор одиночных импульсов 30, элемент НЕ 31, элемент И 32, элемент задержки 33, генератор импульсов 34, управл ющий выход 35, первую группу входов 36, выход синхронизации 37, выход сдвига 38, управл ющий вход 39, группу входов 40 типа задани  вторую группу входов 41. Устройство работает следующим образом. Распределение заданий вычисли-. тельной системы с учетом типа посту пившего задани  и информационно-управл ющих Св зей между ними в обще случае включает два этапа. На перво этапе выполн етс  поиск процессоров заданного типа, соответствующего типу поступивщего задани , и завершивщих выполнение задани , непосред ственно предшествующего данному. Если таких процессоров меньше, чем это необходимо дл  выполнени  посту пившего, задани , осуществл етс  вто рой этап распределени , на котором заданию вьдел ютс  недостающие свободные .процессоры требуемого типа. На первом этапе работы в устройство поступают по входам 9 и 24 соответственно номер и тип задани  по входу 8 - код числа процессоров необходимых дл  выполнени  задани  а по входу 18 - код номера задани  непосредственно предшествующего данному. На регистрах 11 хран тс  коды номеров заданий, назначенных на соответствующие процессоры при предшествуюпщх циклах работы. При поступлении кода числа процессоров элемент ИЛИ 16 выдает сигнал, устанавливающий триггер 15 в нулевое состо ние, при котором управл ющие сигналы с выходов элементов И 13 подаютс  на входы соответствующих элементов И 5. Дешифратор 23 расшифровывает тип поступивщего задани  и на i -м выходе его по вл етс  сигнал, которьй через соответствующие элементы ИЛИ 22 поступает на управл ющие входы ., -1 эле .ментов И 21 и элементов запрета 20. Сигнал с -го выхода дешифратора обеспечивает выдачу информации с соответствующих разр дов регистра 2 готовности на вторую группу входов схемы сравнени  28 блока 1. управлени , а также подготовку к работе блоков элементов И 5, соответствующих процессорам требуемого типа Если число свободных процессоров требуемого типа меньше числа потребных , схема сравнени  сигнал не вьщ,ает, поэтому на выход 10 устройства поступает единичньм. сигнал отказа с инверсного выхода триггере 29, свидетельствующий о невозможности выполнени  задани . Если число свободных процессоров требуемого типа ke меньше, чем необходимо дл  выполнени  задани , схема сравнени  28 выдает сигнал, устанавлива  триггер 29 в единичное состо ние. При переключении триггера 29 в единичное состо ние выдаетс  сигнал на запуск генератора одиночных импульсов 30 и на управл ющий вход элемента И 32. Генератор одиночных импульсов 30 выдает на выход 37 блока 1 управлени  сигнал записи кода, поступающего по входу 8 в регистр 4 сдвига. Предположим, что потребное коли чество процессоров отражаетс  в- коде на шинах 8 количеством единиц в соответствующих разр дах. Тогда после записи кода в регистр 4 сдвига на выходах определенных блоков элементов И 5 по в тс  сигналы кода ;номера задани . Номер блока элементов И 5 определ етс  совпадением кода, хран щегос  на регистрах 11, и кода поступившего по входу 8, совпадением одноименных единичных разр дов в регистрах 2 и 4, а также совпадением типа процессора и типа поступившего задани . С выхода каждого блока элементов И 5 код номера задани  вьщаетс  на.выходы номеров заданий устройства и регистр номера задани  11. Через- элемент ИЛИ 6 код номера задани  обнул ет соответствующие разр ды 111 регистра готовности 2, а через элементы ИЛИ 19 - соответствующие разр ды регистра 4 сдвига. Если при этом в регистре 4 сдвига остались единичные разр ды, о чем свидетельст вует сигнал на выходе элемента ИЛИ 3, то генератор импульсов 34 вьщает по шине 38 в регистр 4 импульсы сдви га. Информаци  с выходов регистра 4 через элементы И 21 поступает на входы записи в старшие разр ды регистра 4 и записываетс  в него со сдвигом при поступлении очередного импульса сдви га. Сдвиг информации происходит в пределах такого количества разр дов которое соответствуе;т максимальному количеству процессоров в 1бранного типа, и определ етс  сигналом с ёыхода дешифратора 23. После определен ного количества сдвигов кода в регистре 4 все разр ды будут обнулены, если необходимое количество процессоров не превышает количества процессоров заданного типа, завершивших выполнение непосредственно предшестЗующего задани . При этом сигнал с выхода -элемента ИЛИ 3 снимаетс , а на выходе элемента НЕ 31 по вл етс  и сбрасывает триггер 29 в нулевое состо ние. Это означает, что задание распределено между выбранными процессорами. Если необходимое число процессоров превышает количество процессоров заданного типа, завершивших выполнение непосредственно предшествующего задани , то при сдвиге кода в регистре 4 не все разр ды будут обнулены. В этом случае вьтолн етс  второй этап распределени  задани  на любой свободный процессор заданного типа. Особенности его выполнени  состо т в следующем. Единичный сигнал с выхода разр да регистра 4, соответствующего на ибольшему номеру процессора заданного типа, поступает на информационньй вход элемента запрета 20. Но посколь ку на запрещающем входе этого элемента запрета 20 сигнал с выхода дешифратора 23 равен нулю, то на выходе элемента запрета 20 по вл етс  единичньй сигнал, который поступает на вход элемента ИЛИ 17. Этот сигнал 3 циклического переноса из.текущего старшего разр да регистра 4 сдвига поступает с ьыхода элемента ИЛИ 17 на вход записи в первый младший разр д регистра 4 сдвига, а также на единичный вход триггера 15 управлени . При этом нулевой сигнал на выходе элемента И 21, соответствующего наибольшему номеру процессора выбранного типа, запрещает поступление сигналов переноса с выхода соответствующего- элемента И -21 в старшие разр ды регистра 4 сдвига, что предотвращает распределение заданий на процессоры других типов. После переключени  триггера 15 разрешающий сигнал, снимаемый с единичного выхода триггера, поступает через элемент ИЛИ 14 на управл ющие входы блоков элементов И 5 и обеспечивает работу этих элементов без учета сигналов, поступающих с выходов элементов И 13. Теперь при циклическом сдвиге кода в регистре 4 сдвига код номера задани  по вл етс  на выходе блоков элементов И 5, дл  которых имеет место совпадение тольк,о в регистрах 2 готовности и 4 сдвига, а также типа процессора типу поступившего задани . С выходов выбранных блоков элементов И 5 код номера задани  вьщаетс  на соответствующие выходы 7 номеров заданий процессорам устройства и регистр 11, а через элементы ИЛИ 6 и 19 обнул ет соответствующие разр ды регистра 2 готовности и регистра 4 сдвига. При обнулении регистра 4 сдвига сигнал с выхода элемента ИЛИ 3 снимаетс . Это обеспечивает переключение триггера 29 в исходное нулевое состо ние и по вление сигнала на выходе 10 устройства, означающего, что задание распределено среди свободных процессоров требуемого типа. . Таким образом, устройство обеспечивает распределение заданий, требующих дл  своего вьтолнени  конкр .етных типов процессоров при меньших затратах оборудовани . Эконоьмческий эффект от внедрени  одного образца предлагаемого устройства составит приблизительно 16,7 рублей.

Claims (1)

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее блок.управления, регистр готовности процессоров, три элемента ИЛИ,регистр сдвига, группу блоков элементов И, две группы элементов ИЛИ, регистры номеров заданий, схемы сравнения, первую труппу элементов И, триггер управления, причем первая группа входов каждой схемы сравнения подсоединена ко входам номера непосредственно предшествующего задания устройства, а вторая группа входов - к соответствующим выходам регистра номера задания, выходы каждой схемы сравнения подсоединены к первым входам соответствующих элементов И первой группы, ко вторым входам которых подсоединены соответствующие выходы регистра готовности процессоров, выход каждого элемента И первой группы подключен к первому входу соответствующего элемента ИЛИ второй группы, ко второму входу которого подключен выход триггера управления, выходы элементов ИЛИ второй группы подсоединены к первой группе входов соответствующего блока элементов И группы, выход второго элемента ИЛИ подключен к нулевому входу триггера управления, вход кода числа процессорсв устройства подключен ко входам второго элемента ИЛИ, информационным входам регистра сдвига и к первой группе входов блока управления, к управляющему входу которого подключен выход первого элемента ИЛИ, входы первого элемента ИЛИ подключены к выходам регистра сдвига, выход синхронизации блока управления подключен к управляющему входу регистра сдвига, а выход сдвига · блока управления подключен ко вхоQ ду сдвига регистра сдвига, J -и g выход которого ( j = 1,...,Ц где η максимальное количество процессоров в типе)подключен ко вторым входам элемег гов И группы, к третьим входам которых подключены выходы соответствующих разрядов регистра готовности, а к четвертым входам вход номера задания устройства, выход третьего элемента ИЛИ подключен к единичному входу триггера управления, к выходам каждого блока элементов И группы подключены входы соответствующих элементов ИЛИ первой группы и входы регистров номера задания, выходы каждого элемента ИЛИ первой группы подключены к соответствующим нулевым входам регистра готовности процессоров, выходы номеров заданий устройства подключены к выходам соответствующих блоков элементов И группы, к единичным входам регистра готовности подключены входы состояния процессоров устройства, выходы регистра готовности подключены ко вто

   SU .„,1100623 рой группе входов блока управления^ выход которого соединен с выходом отказа устройства, отличающееся тем, что, с целью сокращения аппаратурных затрат, устройство содержит дешифратор типа задания, вторую группу элементов И, группу элементов запрета, третью и четвертую группы элементов ИЛИ, выход каждого разряда регистра сдвига подключен к первому входу соответствующего элемента И второй группы и ,к информационному входу соответствующего элемента запрета группы, к пятым входам группы блоков элементов И подключены соответствующие выходы дешифратора типа задания ко входу которого подклю чен вход типа задания устройства, выходы дешифратора подключены к группе входов типа задания блока управления и через элементы ИЛИ чет вертой группы - ко вторым входам соответствующих элементов И второй группы и к запрещающим входам соответствующих элементов запрета труп пы, выходы которых подсоединены к группе входов третьего элемента ИЛИ, выход которого подключен ко входу записи в младший разряд регистра сдвига, выход j -го элемента И второй группы подключен ко входу записи в старший разряд регистра сдвига, выход каждого элемента ИЛИ третьей группы подключен соответственно к нулевому входу каждого разряда регистра сдвига, выход j -го элемента ИЛИ первой группы подключен ко входу j -го элемента ИЛИ третьей группы, выход старшего разряда регистра сдвига подключен ко входу третьего элемента ИЛИ, причем блок управления содержит схему сравнения, группу блоков элементов И, элемент И генератор одиночных импульсов, элементы ИЛИ, элемент НЕ, триггер, генератор импульсов, элемент задержки, первая группа входов блока управления подключена к первой группе входов схемы сравнения, ко второй группе входов которой подключены выхо ды элементов ИЛИ, ко входам j -го элемента ИЛИ подключены j -ё выходы каждого блока элементов И группы к первым входам j -го блока элементов И группы подключена группа входов типа задания блока управления ко вторым входам блоков элементов И группы подключена вторая группа входов блока управления, выход схемы сравнения подключен к единичному входу триггера, к нулевому входу которого подключен выход элемента НЕ вход которого соединен с управляющим входом блока управления, нулевой выход триггера подключен к управляющему выходу блока управления, а единичный выход триггера - ко входу генератора одиночных импульсов и к первому входу элемента И, ко второму входу которого подключен выход генератора импульсов, выход элемента И подсоединен через элемент задержки к выходу сдвига блока управления, выход генератора одиночных импульсов подсоединен к выходу синхронизации блока управления.