SU1663611A1 - Устройство дл распределени задач между процессорами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  распределени  задач между процессорами в мультипроцессорных системах. Цель изобретени  - повышение достоверности функционировани  устройства за счет уменьшени  веро тности потери за вки, если количество свободных процессоров меньше, чем требуемых, и обеспечени  обслуживани  задач отказавших процессоров в случае одновременного отказа этих процессоров. Устройство содержит регистр приема, группу регистров задач, регистр сдвига, регистр поиска, регистр отказов, регистр готовности, две группы блоков элементов И, четыре группы элементов ИЛИ, триггер, элемент задержки, элементы И, ИЛИ, НЕ. Входна  за вка содержит информацию о номере задачи и количестве потребных дл  ее решени  процессоров. Устройство сопоставл ет информацию о потребных процессорах с имеющимис  ресурсами системы и распредел ет задачу по процессорам. В случае единичного либо группового отказа процессоров нерешенные задачи распредел ютс  по свободным процессорам. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может использоватьс  в многопроцессорных вычислительных системах.

Цель изобретени  - повышение достоверности функционировани  устройства путем уменьшени  веро тности потери за вки, если количество свободных процессоров меньше, чем требуемых, и обеспечени  обслуживани  задач отказавших процессоров в случае одновременного отказа этих процессоров.

На чертеже представлена структурна  схема предлагаемого устройства.

Устройство дл  распределени  задач между процессорами содержит регистр 1 приема, элемент 2 задержки, блок 3 элементов И, триггер 4, элементы И 5 и 6, элемент ИЛИ 7, элемент И 8, элемент НЕ 9. элемент

И 10, регистр 11 сдвига, элемент ИЛИ 12, элементИ 13, элемент НЕ 14, элементы ИЛИ 15 и 16, группу 17 элементов ИЛИ, регистр 18 поиска, группу 19 блоков элементов И. группу 20 регистров задач, группу 21 блоков элементов И, группу 22 элементов И, группу 23 элементов ИЛИ, регистр 24 готовности, регистр 25 отказов, группу 26 элементов ИЛИ, группу 27 элементов ИЛИ, группу 28 элементов И, группы 29 и 30 сигнальных входов, группу 31 информационных входов, группу 32 информационных выходов и группу 33 сигнальных входов.

Устройство работает следующим образом .

.В исходном состо нии в первом разр де регистра 18 поиска записан единичный сигнал , все процессоры готовы к работе, а елеО О СО О

довательно, в регистре 24 готовности записаны единичные сигналы во все разр ды по группе 30 входов, по этим же сигналам обнулены «се регистры задач группы 20, по группе 29 входов сигналов не поступало и регистр 25 отказов находитс  в нулевом состо нии . С выходов регистра 24 готовности единичные сигналы поступают на соответствующие блоки 19 элементов И. Регистр 11 сдвига находитс  в нулевом состо нии, ну- левой сигнал с выхода элемента ИЛИ 12 поступает на элемент НЕ 9, с которого единичный сигнал поступает на элемент И 8, остальные входы элемента И 8 соединены с инверсными выходами регистра 25 отказов, на которых везде присутствуют единичные потенциалы, элемент И 8 открыт, сигнал с него устанавливает триггер А в нулевое состо ние, регистр 1 приема готов к приему информации, разрешени  на сдвиг единич- ного сигнала в регистре 18 поиска нет, так как на пр мых выходах регистра 25 отказов наход тс  нулевые уровни сигналов. В процессе работы с процессоров могут поступать сигналы готовности к выполнению задач по группе 30 входов и сигналы отказов по группе29 входов в виде коротких единичных сигналов.

Очередь задач устанавливаетс  планов- -щиком и находитс  в запоминающем уст- ройстве, откуда задачи в пор дке очереди поступают на регистр 1 приема по сигналу разрешени  записи в регистр приема, поступающему с выхода элемента И 8, так как на вход данного элемента подаютс  единич- ные уровни со всех выходов группы инверсных выходов регистра 25 отказов вследствие отсутстви  отказавших процессоров . За вка представл ет собой совокупность кода номера задачи и кода числа потребных процессоров, представл ющих собой позиционный код, где число единиц соответствует количеству потребных процессоров , С групп выходов регистра 1 приема код номера задачи поступает на группу 17 элементов ИЛИ, с их выходов - на группу блоков 19 элементов И, а код количества потребных процессоров поступает на входы блока 3 элементов И и далее записываетс  в регистр 11 сдвига через элемент ИЛИ 7, сто щий в младшем разр де группы входов регистра 11 сдвига. После записи кода потребных процессоров на регистр 11 сдвига данный код по вл етс  на его выходах группы выходов в виде единичных уровней в соответствующих разр дах, затем эти уровни подаютс  на элемент ИЛИ 12, и выходной сигнал с него разрешает сдвиг содержимого регистра 11 сдвига, Одновременно сигналы с выходов регистра 11 сдвига поступают на соответствующие блоки 19 элементов И. При этом те блоки, на которые поступили единичные сигналы от регистра 11 сдвига и регистра 24 готовности, открываютс  и разрешают запись кода номера задачи по группе 32 выходов на нужный свободный процессор (процессоры), причем одновременно происход т запись кода номере задачи на соответствующий регистр задачи группы 20 регистров задач и обнуление через элементы группы 23 элементов ИЛИ соответствующего разр да регистра 24 готовности и регистра 11 сдвига. После того, как все разр ды регистра 11 сдвига откажутс  обнуленными, т.е. за вка распределена , единичный сигнал с выхода элемента И 8 разрешает запись на регистр 1 приема очередной задачи. Элемент 2 задержки предназначен дл  того, чтобы вследствие разного быстродействи  регистра 1 приема и элементов l/t группы 3 элементов / код количества процессоров старой задачи по разрешающему сигналу вновь не переписалс  на регистр 11 сдвига.

Процесс распределени  задачи повтор етс . Если количество свободных процессоров гленьшз, чем потребных, или есть свободные процессоры, но их местоположение не соответствует положению единичных сигналов в определенных разр дах регистра 11 сдвига, т.е. нет разрешени  на блоках 19 элементов И, то по единичному сигналу с элемента ИЛИ 12 происходит циклический сдвиг на один разр д содержимого регистра 11 сдвига и вновь осуществл етс  сопоставление сигналов разрешений на блоках 19 элементов И. Если есть свободный процессор и он потребен дл  решени  задачи, то происходит запись кода номера задачи по группе 32 выходов устройства через определенный блок элементов И группы 19 на этот процессор и определенный регистр задачи группы 20, а также обнуление разр дов в регистре 24 готовности и регистре 11 сдвига, В процессе работы устройства процессоры освобождаютс  по мере решени  задач и импульсы готовности от процессоров, поступающие по соответствующим входам группы 30 входов , записываютс  в соответствующие разр ды регистра 24 готовности и обнул ют содержимое по старой задаче соответствующего регистра задачи группы 20 регистров задач, подготавлива  регистр задачи дл  приема кода номера задачи очередной за вки ,

, В процессе работы устройства могут происходить как единичные, так и массовые отказы процессоров, причем этот процессор (процессоры) может быть зан т решением задачи, а может находитс  и в режиме ожидани  новой задачи. Рассмотрим случай , когда отказывает процессор (процессоры ), зан тый решением задачи. В ходе распределени  задачи при отказе процес- сора сигнал отказа поступает по соответствующему входу группы 29 входов на соответствующий элемент И группы 28 элементов И, а так как есть разрешающие сиг- налы с выходов соответствующих элементов ИЛИ группы 27, на входы которых поступает ненулевое содержимое регистров задач группы 20 регистров задач, в которых записаны коды номеров решаемых задач, то с выхода соответствующего (или соответствующих при групповом отказе процессоров) элемента И группы 28 элементов И единица записываетс  в определенный разр д.

Рассмотрим групповой отказ, т.е. в ре- гистре 25 отказов записано несколько единичных сигналов.

С группы инверсных выходов регистра 25 отказов нулевые сигналы поступают на элемент И 8, запреща  подачу сигнала раз- решени  записи на регистр 1 приема после окончани  распределени  текущей задачи. Одновременно единичные сигналы с группы пр мых выходов регистра 25 отказов поступают на элемент ИЛИ 16, а с его выхода единичный сигнал подаетс  на элементы И 6 и 13 и разрешает циклический сдвиг единичного сигнала в регистре 18 поиска.

По окончании распределени  текущей за вки на группе выходов регистра 11 сдви- га по вл ютс  нулевые потенциалы, а на выходе элемента НЕ 9 - единичный сигнал, который разрешает запись единичного сигнала с выхода элемента И 13 через элемент ИЛИ 7 в младший разр д регистра 11 сдви- га. Одновременно единичный сигнал с элемента НЕ 9 поступает на элементы И 8 и 6, Но так как элемент И 8 закрыт, а на элемент И 6 поступает разрешающий сигнал с элемента ИЛИ 16, то с выхода элемента И 6 этот сигнал устанавливает триггер 4 в единичное состо ние. Данный сигнал  вл етс  стирающим дл  регистра 1 приема, т.е. происходит чистка регистра 1 приема. В это врем  на выходах регистра 11 сдвига по вл етс  единичный сигнал в одном из разр дов, при этом нулевой сигнал с элемента НЕ 9 закрывает элемент И 13, чтобы во врем  циклического сдвига содержимого регистра 11 сдвига на его вход не поступала информа- ци  с элемента ИЛИ 7. Два единичных сигнала с выхода триггера 4 и с выхода элемента ИЛИ 12 открывают элемент И5, единичный сигнал с которого будет присутствовать на синхровходе по обнулению регистра 25 отказов до тех пор. пока есть единичный сигнал на выходах регистра 11 сдвига . Единичный сигнал с выхода триггера 4 обеспечивает работу группы 22 элементов И. Как только единичный сигнал с группы выходов регистра 18 поиска поступит на тот элемент И группы 22 элементов И, на другом входе которого присутствует единичный сигнал с одного из пр мых выходов регистра 25 отказов, единичный сигнал этого элемента И группы 22 элементов И прекращает циклический сдвиг содержимого регистра 18 описка, также единичный сигнал с данного элемента И группы 22 элементов И поступает на соответствующий вход группы входов обнулени  по синхроимпульсу, при этом данный разр д обнул етс  по окончании распределени  данной задачи по синхроимпульсу . Кроме того, единичный сигнал с этого момента И группы 22 элементов И поступает на элемент ИЛИ 15, с выхода элемента ИЛИ 15 - на вход элемента НЕ 14, с выхода которого нулевой сигнал закрывает элемент И 13, чтобы до тех пор, пока есть единичный сигнал с данного элемента И группы 22 элементов И, а следовательно, пока присутствует код номера задачи на входах блоков 19 элементов И после ее распределени  (после исчезновени  единичного сигнала с выходов регистра 11 сдвига) за счет неравномерной глубины схемы, не записать в регистр 11 сдвига в младший разр д единичный (чтобы не распределить вновь старую задачу) сигнал.

По разрешающему сигналу с соответствующего элемента И группы 22 элементов И открываетс  один из блоков группы 21 блоков элементов И и код номера отказавшей задачи через этот блок поступает на группу 17 элементов ИЛИ с группы выходов соответствующего регистра задачи группы 20 регистров задач, с выходов группы 17 элементов ИЛИ код номера этой задачи поступает на входы блоков 19 элементов И, и происходит распределение задачи на процессоры , как и при работе без отказавших процессоров. Как только код номера задачи будет распределен, на выходах группы выходов регистра 11 сдвига по вл ютс  нулевые сигналы, при этом с выхода элемента ИЛИ 12 нулевой сигнал поступает на элементы НЕ 9 и И 5. Нулевой перепад с выхода элемента И 5 поступает на вход синхронизации регистра 25 отказов, и по нулевому перепаду обнул етс  тот разр д, где находитс  единичный сигнал с выхода элемента И группы 22 элементов И. Одновременно единичный сигнал с элемента НЕ 9 поступает на элемент И 13. Как только код номера задачи исчезнет с выходов группы 17 элементов ИЛИ, с выхода элемента И 13 произойдет запись очередного единичного сигнала в регистр 11 сдвига через элемент ИЛИ 7. Нулевые сигналы с выходов элементов И группы 22 элементов И разрешают циклический сдвиг единичного сигнала в регистре 18 поиска. Если в регистре 25 отказов записаны единичные сигналы, то обработка задач отказавших процессоров протекает аналогично описанному выше.

В случае распределени  последней задачи отказавших процессоров после синхроимпульсе с выхода элемента И 5 на пр мых выходах регистра 25 отказов окажутс  все нулевые сигналы, элемент И 8 откроетс , когда на него поступ т единичный сигнал с выхода элемента НЕ 9 и все единичные сигналы с группы инверсных выходов регистра 25 отказов, при этом единичный сигнал с выхода элемента И 8 обнулит триггер 4 и разрешит запись на регистр 1 приема очередной за вки. 8 это врем  нулевой сигнал с выхода элемента ИЛИ 13 поступит на элемент И 13 быстрее, чем единичный сигнал с элемента НЕ 14 за счет различной глубины прохождени  сигнала, что предотвратит запись единичного сигнала с выхода элемента И 13 чарез элемент ИЛИ 7 в младший разр д регистра 11 сдвига .

Нулевой сигнал с выхода элемента МЛМ 16 прекращает циклический сдвиг содержимого регистра 18 поиска и подает запрещающий нулевой сигнал на элемент W 6. Устройство переходит в режим распределени  входного потока за вок по процессорам .

Рассмотрим случай, когда отказывают процессора, не зан тые решением задачи, наход щейс  в режиме ожидани . Сигналы отказа поступают по группе 29 входов и обнул ют соответствующие разр ды регистра 24 готовности через элементы группы 26 элементов ИЛИ, чтобы задача не распределилась на отказавшие процессоры. Одновременно эти поступившие сигналы отказов поступают на один из входов элементов V группы 28 элементов И. Но в регистрах задач группы 20 регистров задач отказавших процессоров информаци  не записана (она обнулена предшествовавшим отказу сигналом готовности с процессоров), и на выходах соответствующих элементов ИЛИ группы 27 элементов ИЛИ присутствуют нулевые сигналы, которые запрещают запись сигналов отказа на регистр 25 отказов, чтобы устройство не работало вхолостую. В процессе работы процессоры могут восстанавливать своб работоспособность, при этом сигналы готовности по группе 30 входов записываютс  в регистр 24 готовности и обнул ют содержимое соответствующих регистров задач группы 20 регистров задач, подготавлива  их к приему новой задачи.

Claims (1)

1. Формула изобретени 

   Устройство дл  распределени  задач между процессорами, содержащее три

   группы элементов ИЛИ, регистр сдвига, регистр готовности, две группы блоков элементов И, первый элемент ИЛИ, регистр приема, блок элементов И, первую группу элементов И, п ть элементов ИЛИ, причем

   выходы элементов ИЛИ первой группы соединены с входами сброса регистра сдвига, группа информационных входов регистра готовности  вл етс  первой группой сиг- нальиых. входов устройства, каждый выход

   группы выходов регистра готовности соединен с первым управл ющим входом одно- име ного блока элементов И первой группы, второй управл ющий вход которого соединен с одноименным выходом регистра

   сдвига, выходы регистра сдвига соединены с входами первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход и выход которого соединены соответственно с первым выхолом регистра сдвига к входом управлени  сдвигом регистра сдвига, труппа информа- цданньш входов регистра приема  вл етс  группой информационных входов устройства , втора  группа сигнальных входов которого соединена с группой входов сброса регистра приема, группа информационных входов каждого блока элементов И первой группы соединена с выходами элементов Ш1И второй группы, выходы блоков элементов ИЛИ первой группы  вл ютс  группами информационных выходов устройства и соединены с входами элементов ИЛИ первой группы, перва  группа выходов регистра приема соединена с группой информационмык входов блока элементов И, о т л и ч а ю- щ е s с   тем, что, с целью повышени  достоверности функционировани  путем уменьшени  веро тности потери за вки, если количество свободных процессоров

   меньше, чем требуемых, и обеспечени  обслуживани  задач отказавших процессоров в случае одновременного отказа этих процессоров , в устройство введены группа регистров задач, элементы И второй и первой

   групп, регистр отказов, регистр поиска, триггер, элементы ИЛИ четвертой группы, второй, третий и четвертый элементы ИЛИ, первый и второй элементы НЕ и элемент задержки, причем информационные входы каждого регистра задачи группы соединены

   с выходами одноименных блоков элементов И первой группы, входы обнулени  регистров задач группы соединены с одноименными информационными входами регистра готовности, группы информационных выходов регистров задач группы соединены с информационными входами одноимённых блоков элементов И второй группы, одноименные выходы каждого блока элементов И второй группы соединены с входами одноименных элементов ИЛИ второй группы, управл ющий вход каждого блока элементов И второй группы соединен с выходом одноименного элемента И первой группы, первые входы элементов И второй группы соединены с одноименными пр мыми выходами регистра отказов, второй вход каждого элемента И первой группы соединен с одноименным выходом регистра поиска, третьи входы элементов И первой группы соединены с пр мым выходом триггера, выходы элементов И первой группы соединены с входами обнулени  регистра отказов и с группой входов управлени  сдвигом регистра поиска, группа пр мых выходов регистра отказов соединена с входами второго элемента ИЛИ, выход второго элемента ИЛИ соединен с первым входом второго и с первым входом третьего элементов И, а также с входом пуска регистра поиска, выходы элементов И первой группы соединены с входами третьего элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом первого элемента НЕ, выход которого соединен с вторым входом второго элемента И, выход второго элемента НЕ соединен с третьим входом второго, вторым входом третьего и первым входом четвертого элементов И, группа выходов четвертого элемента И соединена с группой инверсных выходов регистра отказов, вход первого элемента НЕ соединен с первым входом п того элемента И, выходом первого элемента ИЛИ и тактовым входом регистра сдвига.

   второй вход п того элемент а И соединен с выходом триггера, выход п того элемента И соединен с синхровходом регистра отказов, группа единичных входов регистра отказов

   соединена с выходами одноименных элементов И второй группы, первые входы элементов И второй группы  вл ютс  первой группой сигнальных входов устройства и соединены с первыми входами элементов

   ИЛИ третьей группы, вторые входы элементов И второй группы соединены с выходами одноименных элементов ИЛИ четвертой группы, входы каждого элемента ИЛИ четвертой группы соединены с группой выходов одноименного регистра задачи группы, вторые входы элементов ИЛИ третьей группы соединены с выходами одноименных элементов ИЛИ первой группы, выходы элементов ИЛИ третьей группы соединены с

   одноименными входами по обнулению регистра готовности, вход сброса регистра приема соединен с выходами триггера, вход синхронизации регистра приема соединен с выходом четвертого элемента И, а также с

   входом сброса триггера и входом элемента задержки, выход третьего элемента И соединен с входом установки единичного состо ни  триггера, первый вход четвертого элемента ИЛИ соединен с первым выходом

   группы выходов блока элементов И. остальные выходы которого соединены с соответствующими информационными входами регистра сдвига, выход четвертого элемента ИЛИ соединен с первым информационным

   входом регистра сдвига, второй вход четвертого элемента ИЛИ соединен с выходом второго элемента И, втора  группа выходов регистра приема соединена с входами элементов ИЛИ второй группы, управл ющий

   вход блока элементов И через элемент задержки соединен с выходом четвертого элемента И. входы сброса регистров задач соединены с первой группой сигнальных входов устройства.

   1663611