SU1471191A1 - Многоканальное устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных вычислительных системах дл  перераспределени  нагрузки между процессорами. Цель изобретени  - расширение области применени  за счет возможности перераспределени  запросов с учетом функциональных возможностей процессоров. Многоканальное устройство дл  распределени  заданий процессорам содержит к (к-число процессоров) каналов, каждый из которых содержит счетчик, два дешифратора, два регистра, четыре элемента И, элемент НЕ, элемент задержки, два элемента ИЛИ, три триггера, три группы элементов ИЛИ, два блока пам ти. 1 ил.

Description

1

Изобретение относитс  к вычислительной технике, в частности к устройствам распределени  заданий ме эду процессорами, и может быть использовано в многомашинных вычислительных системах дл  распределени  нагрузки между процессорами.

Цель изобретени  - расширение области применени  устройства путем обеспечени  возможности перераспределени  заданий процессорам б учетом их функциональных возможностей.

На чертеже приведена структзфна  схема устройства (одного канала).

Канал устройства содержит регистры 1 и 2, группы элементов И 3 и 4, элементы ИЛИ 5 и 6, НЕ 7, триггеры 8-10, элементы И 11-14, дешифратор 15, тактовьй вход 16 канала, первьй 17 и второй 18 входы чтени  кода запроса канала, распределитель 19 им-

пульсов, содержащий счетчик 20 и дешифратор 21, канал нмегт третью группу элементов И 22, блоки 23 и 24 пам ти , элемент 25 задержки, вход 26 запроса, информационный выход 27 канала , вход 28 начальной установки, сигнальные выходы 29 и 30, общую магистраль 31, общие линии 32-34, кодовый вход 35 запроса канала.

Устройство работает следующем образом ,

В блоке 24 пам ти К-го канала отображаетс  информаци  о способности К-го процессора вьшолнить запросы на выполнение функций f,, f, ..., f|. Цри этом, если К-й процессор способен выполнить запрос i-ro типа , по i-му адресу блока 24 пам ти записываетс  1, если нет - О.

В блоке 23 пам ти отображаетс  способность К-го процессора приниN{

мать запросы на выполнение функций

f , , перераспредел емых

через общую магистраль 31 от других процессоров. Если по i-i-iy адресу - 1, процессор первого канала способен прин ть запрос i-ro типа, перерас- предел емьш через общую магистраль 31, если О - не способен. Обычно информаци  в блоках 23 и 24 пам ти совпадает, но в р де случаев дл  регулировани  нагрузки процессоров в блоке 23 пам ти возможно маскирование приема процессором К-го кана

каналов совпадают, так как дл  их работы используетс  одинакова  частота .

Если в триггере 8 К-го канала 1 и счетчик 20 находитс  в К-м состо нии , при котором на К-м выходе дешифратора 21 и выходе распределител  19 К-го канала по вл етс  1, при О состо нии триггеров 9 и 10 на , выходе элемента И 13 формируетс  сигнал, по которому через группу элементов И 4 код запроса с регистра 1 К-го канала вьщаетс  на общую магист-

/

ла некоторых типов запросов, перерас- раль 31. По сигналу с выхода элеменпредел емых через общую магистраль 31 ,

Дл  начальной установки подаетс  сигнал на вход 28, при этом в триггеры 8-10 записываютс  О, а счетчик 20 устанавливаетс  в нулевое состо ние .

Запрос от К-го источника запросов (абонента) заноситс  в регистр 1 с входа 35 по сигналу на входе 26, при О в триггере 8.

ЕСЛИ К-и процессор, закрепленный дл  обслужива:ни  запросов от К-го абонента, способен выполнить запрашиваемую функцию, код которой зане-. сен в регистр 1 и подаетс  на адресный вход блока 24 пам ти, при считывании с блока 24 пам ти 1 к моменту по влени  сигнала с входа 26 на выходе элемента 25 задержки (задержка равна времени записи, кода запроса в регистр 1 и чтени  с блока 24 пам ти по новому адресу. На выходе элемента И 11 по вл етс  сигнал,;подаваемый на вход 29 прерьтани  К-го процессора.

Код запроса процессор считывает с регистра 1 через группу элементов И 3 по сигналу 38. Если К-й процессор не способен выполнить запрос f, по сигналу с выхода элемента 25 задержки при О на выходе блока 24 пам ти и 1 на выходе элемента НЕ 7 через элемент И 12 производитс  запись 1 в триггер 8.

Единичное состо ние триггера 8 К-гЪ канала соответствует запросу от К-го канала устройства на перераспределение запроса от К-го абонента через общую магистраль 31. Распреде- лители 19 импульсов всех каналов по- (следовательно циклически перебирают числа от О до М (М - число каналов), причем состо ни  счетчиков 20 распределителей 19 импульсов различных

20

25

30

35

40

45

50

55

та И 13 через элемент ИЛИ 5 на линию 32 вьщаетс  1, на линии 33 в это врем  имеетс  О, так как при О на линии 33 возбуждаетс  первый выход дешифратора 15 и в триггеры 9 и -10 записываетс  1,, при этом состо нии триггеров 9 .и 10 блокируетс  формирование едини;ц 1 на выходе элеме та И 13 и передача запросов через общую магистраль 31. При состо нии триггеров 9 и 10 начинаетс  поиск процессора, способного прин ть на обслуживание запрос, переданный через общую магистраль и занесенньй в регистры 2 всех .кангшов по сигналу на первом выходе дешифратора 15.

При (К+1)-м состо нии счетчика 20 если (К+1)-и процессор способен выполнить запрос, занесенный с магистрали 31 в регистр 2, на выходе блока . 23 пам ти и на выходе элемента И 14 по вл етс  сигнал, постзгпающий на выход 30 требовани с прерывани  процессора соответств тощего канала. Если процессор (К+1)-го канала не способен выполнить запрос, распределенный через магистраль 31, при (К+1)-м состо нии счетчика 20 провер етс , способен ли процессор (К+1)-го канала прин ть запрос и т.,д. По сигналу на выходе элемента И 14, вырабатьша- емого при вьщелении процессора, загружаемого на выполнение запроса, переданного через магистраль 3 кроме вьэдачи этому процессору требовани  прерьшани  на вход 30, производитс  вьщача 1 на линию 33 через элемент ИЛИ 6. Так как триггер 9 в состо нии, на выходе элемента И 13 и на линии 32 - О, в результате чего возбуждаетс  второй выход дешифратора 15. По сигналу на втором выходе дешифратора 15 триггер 10 устанавливаетс  в состо ние, бло раль 31. По сигналу с выхода элемен0

5

0

5

0

5

0

5

та И 13 через элемент ИЛИ 5 на линию 32 вьщаетс  1, на линии 33 в это врем  имеетс  О, так как при О на линии 33 возбуждаетс  первый выход дешифратора 15 и в триггеры 9 и -10 записываетс  1,, при этом состо нии триггеров 9 .и 10 блокируетс  формирование едини;ц 1 на выходе элемента И 13 и передача запросов через общую магистраль 31. При состо нии триггеров 9 и 10 начинаетс  поиск процессора, способного прин ть на обслуживание запрос, переданный через общую магистраль и занесенньй в регистры 2 всех .кангшов по сигналу на первом выходе дешифратора 15.

При (К+1)-м состо нии счетчика 20, если (К+1)-и процессор способен выполнить запрос, занесенный с магистрали 31 в регистр 2, на выходе блока . 23 пам ти и на выходе элемента И 14 по вл етс  сигнал, постзгпающий на выход 30 требовани с прерывани  процессора соответств тощего канала. Если процессор (К+1)-го канала не способен выполнить запрос, распределенный через магистраль 31, при (К+1)-м состо нии счетчика 20 провер етс , способен ли процессор (К+1)-го канала прин ть запрос и т.,д. По сигналу на выходе элемента И 14, вырабатьша- емого при вьщелении процессора, загружаемого на выполнение запроса, переданного через магистраль 31, кроме вьэдачи этому процессору требовани  прерьшани  на вход 30, производитс  вьщача 1 на линию 33 через элемент ИЛИ 6. Так как триггер 9 в состо нии, на выходе элемента И 13 и на линии 32 - О, в результате чего возбуждаетс  второй выход дешифратора 15. По сигналу на втором выходе дешифратора 15 триггер 10 устанавливаетс  в состо ние, блокируклцее прохождение сигналов через элемент И 14 (прохождение сигналов через элемент И 13 блокируетс  сохра ненным состо нием триггера 9), Процессо|), получивший требование приема запроса, распределенного через общую магистраль 31, с входа 30 считывает код запроса с регистра 2 через элементы И 22 по сигналу с входа 17, при этом через элементы ИЛИ 5 и 6.на лини х 32 и 33 выставл ютс  1, в результате чего возбуждаетс  третий выход дешифратора 15, устанавливающий триггеры 9 и 10 в исходное состо ние 00, при котором разрешаетс  распределение через общую магистраль 31 запросов от абонентов неисправных процессоров. Дл  исключени  рассогласовани  работы счетчиков 20 (при достижении счетчиком 20 какого-либо канала максимального кода М) на линию 34 выдаетс  сигнал установки счетчиков 20 всех каналов в исходное состо ние.

Claims (1)

1. Формула изобретени 

   М 1огоканальное устройство дл  распределени  заданий процессорам, содержащее К каналов (К - число процессоров ) , каждый из которых содер- . жит первый и второй, регистры, первую и вторую группы элементов И, с первого по четвертый элементы И, первый и второй триггеры, счетчик, первый и второй дешифраторы, первый и второй элементы ИЛИ,, причем в каждом канале вход кода запроса канала устройства соединен с информационным входом регистра, синхровход которого соединен с входом запроса канала устройства , выходы первого регистра соединены с первыми входами элементов И первой и второй групп, выходы первого и второго элементов И соединены соответственно с первым выходом признака обращени  к процессору канала устройства и входом установки в 1 первого триггера, выходы одноименных элементов И первых групп всех каналов устройства объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с соответствующими информационными входами вторых регистров кангшов устройства, отличающеес  тем, что, с целью расширени  области примене- йи  устройства путем обеспечени  возможности перераспределени  заданий

   0

   0

   5

   с учетом функциональных возможностей процессоров, оно дополнительно содержит в каждом канале третий триггер, элемент НЕ, первый и второй блоки пам ти, третью группу элементов И, элемент задержки, причем вход запроса канала устройства соединен с входом элемента задержки, выход которого соединен с первыми входами первого и второго элементов И, второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом первого элемента И и с выхоg дом первого блока пам ти, адресные входы., которого соединены с выходами первого регистра, выход первого триггера соединен с первым входом третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ, с вторыми входами элементов И первой группы и с синхровходом первого триггера, вход начальной установки канала устройства соединен с входами установки в О счетчика и с первого по третий триггеров, первый выход первого дешифратора соединен с синхровходом второго регистра и с входами установки в 1 второго

   Q и третьего триггеров, синхровходы , которых соединены соответственно с вторым и третьим выходами первого дешифратора, выходы второго регистра соединены с первыми входами элементов И третьей группы и с адресными, входами второго блока пам ти, выход которого соединен с первым входом четвертого элемента И, вторые входы третьего и четвертого элементов И соединены с первым выходом второго дешифратора, вход которого соединен с выходом счетчика, синхровход которого соединен с тактовьм входом канала устройства, инверсные выходы второго и третьего триггеров соединены соответственно с третьим и четвертыми входами третьего элемента И, пр мые выходы второго и третьего триггеров соединены соответственно с третьим и четвертым входами четвертого элемента И, выход которого соединен с вторым выходом признака обращени  к процессору канала устройства и с первым входом второго элемента ИЛИ, вторые входы первого и второго элементов ИЛИ соединены с первым входом чтени  кода запроса канала устройства и с вторыми входами элементов И третьей группы, вто-

   5

   0

   5

   0

   5

   рой вход чтени  кода запроса канала устройства соединен с вторыми входами элементов И второй группы, выходы соответствующих элементов И второй группы объединены по схеме МОНТАЖНОЕ ИЛИ с выходами соответствующих элементов И третьей группы и соединены с соответствующими информационными выходами канала устройства, вторые выходы вторых дешифраторов всех каналов объединены по схеме

   гб 55

   25

   30

   riMH

   ШЗЕК&аПБКЛСШВф

   МОНТАЖНОЕ ИЛИ и соединены с синхро- входами счетчиков всех каналов, выходы первых элементов ИЛИ всех ка- налов объединены по«схеме МОНТАЖНОЕ ИЛИ и соединены с первыми входами первого дешифратора всех каналов устройства, выходы вторых элементов ШШ всех каналов устройства объедине- ны по схеме МОНТАЖНОЕ ИЛИ и соединены с вторыми входами первьгх дешифраторов всех каналов устройства.

   3152335