SU1151965A1 - Устройство дл распределени за вок по процессорам - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАЯВОК ПО ПРОЦЕССОРАМ, содержащее группу регистров хранени , регистр готовности, группу элементов И, блок управлени , первую группу блоков элементов И, регистр сдвига, первую группу элементоа ИЛИ, элемент ИЛИ, элемент И, группа информационньтх входов первого регистра хранени  группы  вл етс  группой входов за вок устройства, управл ющий вход каждого из регистров хранени  группы соединен с выходом одноименного элемента И группы, блок управлени  содержит два элемента ИЛИ и первый элемент И, группа выходов регистра готовности соединена с входами первого элемента ИЛИ блока управлени , каждый выход регистра готовности соединен с первым входом одноименного блока элементов И первой группы, вторые входы блоков элементов И первой группы соединены с входами элемента ИЛИ и с выходами регистра сдвига, выход элемента ИЛИ соединен с первьи входом первого элемента И блока управлени , первый и второй входы элемента И соединены соответственно с выходами элемента ИЛИ и с первым выходом группы выходов регистра сдвига, выход первого элемента И блока управлени  соединен с входом управлени  сдвигом регистра сдвига, тактовый вход которого соединен с выходом элемента И, грутша выходов каждого блока элементов И первой группы соединена с группой входов одноименного элемента ИЛИ первой, группы и с соответствующей группой выходов устройства, перва  группа сигнальных входов устройства соединена с группой информационных входов регистра готовности, группа входов сброса которого соединена с выходами элементов ИЛИ первой группы и с группой входов сброса (Л регистра сдвига, о т л и ч а ю щ ее с   тем, что, с целью расширени  функциональных возможностей устройства за счет обслуживани  за вки при отказе процессора в. ходе решени  задачи, в устройство-введены втора  и треть  групга 1 блоков элементов И, ел втора  и треть  грзгапы элементов ИЛИ, а в блок управлени  - две группы элементов И, группа элементов ИЛИ, со два элемента НЕ, второй и третий ; 9д элементы И, причем втора  группа сиг- ; сл нальных входов устройства соединена I с первым входом одно1менного элемента И первой группы блока управлени , выходы элементов И первой группы блока управлени  соединены с входами второго элемента ИЛИ блока управлени  и с первыми входами одноименных эледентов ИЛИ груптл блока управлени , вторые входы элементов ИЛИ группы блока управлени  соединены с выходами одноименных элементов И второй группы блока управлени , первые входы элементов И

Description

второй группы блока управлени  соединены с одноименными входами первого элемента ИЛИ блока управлени , вторые входы элементов И второй группы блока управлени  соединены с выходом первого элемента НЕ блока управлени  выход первого элемента ИЛИ блока управлени  соединен с вторым входом первого и с первым входом второго элементов И блока управлени , второй вход второго элемента И и вторые входы элементов И первой группы блока управлени  соедтшены с выходом второго элемента НЕ блока управлени , вход которого соединен с первым входом первого элемента И блока управлени , выход второго элемента ИЛИ блока управлени  соединен с первым входом третьего элемента И блока управлени , второй вход которого соединей с выходом первого элемента И блока управлени , выход второго элемента ИЖ блока управлени  соеди нен с входом первого элемента НЕ блока управлени ,, выход каждого элемента ИЛИ группы блока управлени  соединен с входом одноименного блока элементов И второй группы, i-й (i 1, ...п, где п - число за вок) 1 5 выход регистра готовности соединен с; первым входом i-ro элемента И группы и с вторым входом i-ro блока элементов И третьей группы, выход второго элемента И блока управлени  соединен, с вторыми входами элементов И группы, выход третьего элемента И блока управлени  соединен с входом первого элемента ИЛИ второй группы, одноименные выходы групп выходов i-x блокой элементов И третьей группы соединены с группами входов i-x элеме.нтов ИЛИ второй группы, выходы элементов ИЛИ второй группы соёдииены с группой информационных входов регистра сдвига, одноименные выходам группы выходов блоков элементов И второй группы соединены с группами входов одноименных элементов ИЛИ третьей груйпы, выходы элементов ИЛИ третьей группы соединены с группами входов элементов И первой группы, перва  группа выходов каждого регистра хранени  группы соединена с группой входов одноименного блока элементов И второй группы , втора  Еруппа выходов казвдого регистра хранени  группы соединена с группой входов одноименного блока элементов И третьей группы.

Изобретение относитс  к вычислительной технике и мозйет быть использовано в многопроцессорных вычислительных системах. Известно устройство дл  распределени  заданий- щ оцессорам, содержащее регистр готовности процессоров, соединенньй с входами групп элементов И и бло ка управлени , первый вход которого подключен к управл ющему входу реги Стра сдвига, при этом регистр сдвига через группБ элементов И подключен к .входам процессоров, а через процессоры и элементы ИЛИ - к регистру готовности и соответственно к входам сбора регистра, выходы которого через элемент ИЛИ подключены к управл ющему входу блока управлени  lj . Недостатками этого устройства  вл ютс  высока  веро тность потери за вки на решение задачи, вызванна  отказом устройства от выполнени  задани , если Число свободных процессоров меньйе количества потреб шх, а также ограниченные функциональные возможности, пт о вл ющиес  в невозможности арганизацнн очереди заданий. Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  устройство . дл  распределени  за вок по процессорам , содержащее регистр готовности процессоров, соединеннь с входами группы блоков элементов И и блока управлени , первый выход которого подключен к управл ющему входу регистра сдвига, информационные вкоди которого подключены к второй группе выходов последнего из группы последовательно соединенных регистров хранени , управл нщие входы которых соединены с выходами элемектоэ И группы, вход каждого из которых соединен с выходом последук цего, а

вход последнего соединен с вторым выходом блока управлени , перва  группа выходов последнего регистра хранени  соединена с группой блоков элементов И,- через которые регистр сдв га подключен к входам процессоров, а через процессоры и элементы ИЛИ группы - к регистру готовности и к выходам сброса регистра сдвига, выходы которого через элемент ИЛИ подключены к управл ющему входу блока управлени , входам элементов И группы элемента И, выход которого соединен с входом сдвига регистра 21 .

Недостатком известного устройства  вл етс  невыполнение задачи при выходе из стро  хот  бы одного из .назначенных процессоров в ходе ее решени .

Цель изобретени  - расширение функциональных возможностей устр&йства да счет обслуживани  за вки при отказе процессора в ходе решени  задачи

Поставленна  цель достигаетс  тем, что в устройство дл  распределени  за вок по процессорам, содержащее группу регистров хранени , регистр готовности, группу элементов И, блок управлени , первую группу блоков элементов И, регистр сдвига, первую группу элементов ИЛИ, элемент ИЛИ, элемент И, группа информа.ционных входов первого регистра хранени  группы  вл етс  группой входов за вок устройства, .управл ющий вход каждого из регистров хранени  группы соединен с выходом одноименного элемента И группы, блок управлени  содержит два элемента ИЛИ и первый элемент И, группа выходов регистра roTOBHoctH соединена с входами первого элемента ИЛИ блока управлени , каждый выход регистра готовности соединен с первым входом одногаленного блока элементов И первой группы вторые входы блоков элементов И первой группы соединены с входами элемента ИШ и с выходами регистра сдвига, выход элемента ИЛИ соединен с первым входом первого элемента И блока управлени , первьй и второй входы элемента И соединены соответственно с выходами элемента ИЛИ и с первым выходом группы выходов регистра сдвига, выход первого элемента И блока управлени  соединен с входом управлени  сдвигом

регистра сдвига, тактовый вход которого соединен с выходом элемента И, группа выходов каждого блока элементов И первой группы соединена с группой входов о.дноименного элемента ИЛИ первой группы и с соответствующей группой выходов устройства, перва  группа сигнальных входов устройства соединена с группой информационных входов регистра готовности, группа входов сброса которого соединена с

выходами элементов ИЛИ первой группы и с группой входов сброса регистра сдвига , введены втора  и треть  группы блоков элементов И, втора  и треть  группы элементов ИЛИ, а в блок управлени  - две группы элементов И, группа элементов ИЛИ, два элемента НЕ, второй и третий элементы И, причем втора  группа сигнальных входов устройства соединена с первым входом одноименного элемента И первой группы блока управлени , выходы элементов И первой группы блока управлени  соединены с входами второго элемента ИЛИ блока управлени  и с первыми входами одноименных элементов ИЛИ группы блока управлени , вторые входы элементов ИЛИ группы блока управлени  соединены с выходами одноименных элементов И второй группы блока управлени , первые входы элементов И второй группы блока управлени  соединены с одноименными входами первого элемента ИЛИ.блока управлени , вторые входы элементов И второй труппы блока управлени  соединены с выходом первого элемента НЕ блока управлени , выход первого элемента ИЛИ блока управлени  соединен с вторым входом первого и с первым входом второго элементов И блока управлени , второй вход второго элемента И и вторые входы элементов И-, первой группы блока управлени  соединены с выходом второго элемента НЕ блока управлени , вход которого соединен с первым входом первого элемента И блока управлени , второго элемента ИЛИ блока управлени  соединен с первым входом третьего элемента И блока управлени , второй вход которого соединен с выходом первого элемента И блока управлени , выход второго элемента ИЛИ блока управлени  соединен с входом первого элемента НЕ блока управлени , выход каждого элемента ИЛИ ГРУППЫ блока управлени  соединен с входом одноименного блока элементо И второй группы, i-й (i 1 -п, где п - число за вок) выход регистра готовности соединен с первым входом i-ro элемента И группы и с вторым входом блока элементов И третье группы, выход второго элемента И блока управлени  соединен с вторыми входами элементов И группы, выход третьего элемента И блока управлени  соединен с входом первого элемента ИЖ второй группы, одноименные выход групп выходов i-x блоков элементов третьей группы соединены с группами входов 1-х элементов ИЛИ второй груп пы, выходы элементов ИЛИ второй груп пы соединены с группой информационны входов регистра сдвига, одноименные вьшоды группы выходов блока элементов И второй группы соединены с груп пами входов одноименных элементов ИЛ третьей группы, выходы элементов ИЖ третьей группы соединены с группами входов блоков элементов И первой группы, перва  группа выходов каждог регистра хранени  группы соединена с группой входов одноименного блока элементов И второй группы, втора  группа выходов каждого регистра хранени  группы соединена с группой входов одноименного блока элементов И третьей группы. На фиг. 1 представлена структурна схема предлагаемого устройства; на фиг. 2 - структурна  схема блока управлени . . Устройство содержит группу входов 1за вок устройства, группу регистро 2хранени , группу элементов ИЗ, группу блоков элементов И 4,. группу блоков элементов И 5, группу элементов ИЛИ 6, группу элементов ИЛИ Т регистр 8 сдвига, элемент ИЛИ 9, элемент И 10, группу блоков элементо И 11, группу элементов ИЛИ 12, rpynn процессоров 13, регистр 14 готовност блок 15 управлени . Блок 15 управлени  содержит элементы ИЛИ 16 и 17, элементы НЕ 18и 1 элементы И 20-22, группу элементов И 23, группу элементбв И 24, группу элементов ИЛИ 25, вход 26, вь1ход 27 элемента И 21, выход 28 элемента И 2 выход 29 элемента И 20, выходы 30 элементов НИИ 25, входы 31 элемента ИЛИ 16, группа сигнальных входов 32 устройства. Устройство работает следующим образом. На группу входов 1 устройства поступают за вки на решение задачи, которые вырабатываютс  планирующей системой. За вка содержит код номера задачи, которую надо решить, и код потребного дл  решени  числа процессоров . Код числа процессоров представл етс  в виде соответствующего числа разр дных единиц. Перва  за вка первоначально поступает на все регистры 2 хранени , а затем по сигналам блока 15 управлени  через вторую группу блоков элементов И 4 и вторую группу элементов ИЛИ 6 код номера задачи поступает на групповые входы блоков элемента И 11 первой группы-, а код потребного числа процессоров через третью группу блоков элементов И 5 и третью группу элементов ИЛИ 7 переписываетс  на регистр 8 сдвига. На выходах блоков элементов И 11 номер задачи будет только в том случае, если соответствуниций процессор 13 группы свободен , о чем сигнализирует единица в соответствующем разр де регистра 14, и если данный процессор 14 группы требуетс  дл  решени  задачи, о чем сигнализирует единица в соответствующем разр де регистра 8 сдвига. Код номера задачи передаетс  в процессоры 13 группы дл  исполнени , а через первую группу элементов ИЛИ 12 обнул ет соответствующие разр ды регистра 14 и регистра 8 сдвига. При наличии свободных процессоров 13 группы единичный сигнал с выхода 29 блока 15 управлени  обеспечивает прием очередной за вки в соответствующие регистры 2 хранени . Распределение процессоров дл  этой за вки производитс  аналогичньм обра- : зом. Если число назначенных процессоров меньше требуемого числа, не все разр ды регистра 8 сдвига обнулены, единичньй сигнал с выхода элемента ШШ 9 открывает элемент И 10 и разрешает блоку 15 управлени  с выхода 27 подать на регистр 8 сдвига очередной импульс, сдвигающий его содержимое на один разр д. Процесс циклического сдвига продолжаетс  до тех пор, пока не будет назначено требуемое число процессоров. В этом слу- . чае нулевой сигнал с выхода элемента

ИЛИ 9 закрывает цепь циклического сдвига и сообщает блоку 15 управлени  о завершении обслуживани  за вки которьй обеспечивает прием очередной за вки при наличии свободных процессоров .

Если же в ходе решени  задачи откажет какой-либо из назначенных процессоров, на соответствуквдем входе из группы входов 32 блока 15 управлени  присутствует единичньв сигнал, который после окончательного распределени  текущей за вки по процессорам обеспечит формирование единичного сигнала на соответствунидем выходе из группы выходов 30. Этот сигнал позвол ет передать код номера задачи, решением которой был зан т отказывающий процессор, с соответствующего регистра 2 хранени  через соответствукмдиЙ блок элементов И 4 второй группы и вторую группу элементов ИЛИ 6 на групповые входы блоков элементов И 11. Единичный сигнал с выхода 28 блока 15 управлени  позвол ет записать единицу в младший разр д регистра 8 сдвига. Затем единичный сигнал с выхода элемента ИЛИ 9 разрешает блоку 15 управлени  подать на регистр 8 сдвига импульс, обеспечивающий сдвиг. Процесс циклического сдвига продолжаетс  до тех пор, пока взамен отказавшего не назначен свободный процессор.

В случае, если происходит отказ назначенного процессора до завершени  обслуживани  текущей за вки, переназначение процессора происходит после завершени  обслуживани  текущей за вки .

Применение изобретени  позвол ет расширить функциональные возможности

устройства.

Фиг. 2

Claims (1)

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАЯВОК ПО ПРОЦЕССОРАМ, содержащее группу регистров хранения, регистр готовности, группу элементов И, блок управления, первую группу блоков элементов И, регистр сдвига, первую группу элементов ИЛИ, элемент ИЛИ, элемент И, группа информационных входов первого регистра хранения группы является группой входов заявок устройства, управляющий вход каждого из регистров хранения группы соединен с выходом одноименного элемента И группы, блок управления содержит два элемента ИЛИ и первый элемент И, группа выходов регистра готовности соединена с входами первого элемента ИЛИ блока управления, каждый выход регистра готовности соединен с первым входом одноименного блока элементов И первой группы, вторые входы блоков элементов И первой группы соединены с входами элемента ИЛИ и с выходами регистра сдвига, выход элемента ИЛИ соединен с первым входом первого элемента И блока управления, первый и второй входы элемента И соединены соответственно с выходами элемента ИЛИ и с первым выходом группы выходов регистра сдвига, выход первого эле< мента И блока управления соединен с входом управления сдвигом регистра сдвига, тактовый вход которого соединен с выходом элемента И, группа выходов каждого блока элементов И первой группы соединена с группой входов одноименного элемента ИЛИ первой, группы и с соответствующей группой выходов устройства, первая группа сигнальных входов устройства соединена с группой информационных входов регистра готовности, группа входов сброса которого соединена с выходами элементов ИЛИ первой группы и с группой входов сброса регистра сдвига, о т л и ч а го щ ее с я тем, что, с целью расширения функциональных возможностей устройства за счет обслуживания заявки при отказе процессора в. ходе решения задачи, в устройство-введены вторая и : третья группы блоков элементов И, вторая и третья группы элементов ИЛИ, а в блок управления - две группы элементов И, группа элементов ИЛИ, два элемента НЕ, второй и третий элементы И, причем вторая группа сиг- ; нальных входов устройства соединена ί с первым входом одноименного элемента/ И первой группы блока управления, выходы элементов И первой группы блока управления соединены с входами второго элемента ИЛИ блока управления и с первыми входами одноименных элементов ИЛИ группы блока управления, вторые входы элементов ИЛИ группы блока управления соединены с выходами одноименных элементов И второй группы блока управления, первые входы элементов И

   SU.nl 151965 второй группы блока управления соединены с одноименными входами первого элемента ИЛИ блока управления, вторые входы элементов И второй группы блока управления соединены с выходом первого элемента НЕ блока управления, выход первого элемента ИЛИ блока управления соединен с вторым входом первого и с первым входом второго элементов И блока управления, второй вход второго элемента И и вторые входы элементов И первой группы блока управления соединены с выходом второго элемента НЕ блока управления, вход которого соединен с первым входом первого элемента И блока управления, выход второго элемента ИЛИ блока управления соединен с первым входом третьего элемента И блока управления, второй вход которого соединен с выходом первого элемента И блока управления, выход второго элемента ИЛИ блока управления соединен с входом первого элемента НЕ блока управления,_; выход каждого элемента ИЛИ группы блока управления соединен с входом одноименного блока элементов И второй группы, 1—й (1 = 1, ... п, где η - число заявок) выход регистра готовности соединен с: первым входом i-ro элемента И группы; и с вторым входом i-ro блока элементов И третьей группы, выход второго элемента И блока управления соединен. с вторыми входами элементов И группы, выход третьего элемента И блока управления соединен с входом первого элемента ИЛИ второй группы, одноименные выходы групп выходов i-x блоков элементов И третьей группы соединены с группами входов i-χ элементов ИЛИ второй группы, выходы элементов ИЛИ второй группы соединены с группой информационных входов регистра сдвига, одноименные выходы группы выходов блоков элементов И второй группы соединены с группами входов одноименных элементов ИЛИ третьей группы, выходы элементов ИЛИ третьей группы соединены с группами входов элементов И первой группы, первая группа выходов каждого регистра хранения группы соединена с группой входов одноименного блока элементов И второй группы , вторая группа выходов каждого регистра хранения группы соединена с группой входов одноименного блока элементов И третьей группы.

   .ί.·'.