SU966697A1 - Устройство дл распределени заданий процессорам - Google Patents

Description

(5) УСТРОЙСТВО дл  РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ

1

Изобретение относитс  к вычи- / слительной технике и может быть использовано при организации вычислительного процесса по обработке пакета задач в многопроцессорной или в многомашинной вычислительной системе.

Известно устройство дл  распределени  заданий процессорам, содержащее блок управлени , регистр, шифратор , блоки очередности, коммутаторь и элементы ИЛИ СООднако оно обеспечивает эффективную обработку только случайного потока задач без учета априорной информации о их параметрах на основе обслуживани  запросов на решение в пор дке поступлени .

Наиболее близким к предлагаемому  вл етс  устройство, содержащее собирательную схему, по числу решаемых задач в пакете сдвигающие регистры , элементы И, триггеры и схемы сравнени  t-j

Недостаток этого устройства заключаетс  в невозможности использовании его дл  распределени  заданий процессорам в мультипроцессорной или многомашинной вычислительной системе .

Цель изобретени  - расширение области применени  и функциональных

to возможностей устройства за счет обеспечени  выбора одной из .задач пакета при реализации его в многопроцессорной вычислительной системе.

Поставленна  цель достигаетс  тем,

Claims (1)

15 что в устройство дл  распределени  заданий процессорам, содержащее элемент ИЛИ, п/2 каналрв (п - число ре ,шаемых задач в пакете), каждый из которых содержит два сдвигающих регистра , два элемента И, две схемы сравнени  и два триггера, причем выходы первого и второго сдвигающих регистров каждого канала соединены соответ ственно с первыми выходами первого и второго сдвигающих регистров и соответствующих элементов И канала, выходы которых соединены с первыми входами соответственно первой и второй схем сравнени  канала и с соответствующим входом элемента ИЛИ, выход которого соединен с вторыми входами первой и второй схем сравнени  каждого канала, выходы которых соединены соответственно с первыми входами первого и второго триггеров канала , выходы которых соединены соответственно с вторыми входами перво го и второго элементов И,, первый и второй синхронизирующие входы устройства соединены соответственно с вторыми входами первого и второго сдвигающих регистров и первого и вто рого триггеров-всех каналов, зведены информационный регистр,счетчик, блок элементов И, элемент ИЛИ-НЕ, а в каждый канал введены элементы ИЛИ, НЕ,, ИЛИ-НЕ, причем щход и выход счетчика соединены соответственно с первым синхронизирующим входом устройства и первым входом блока элементов И, выход которого соединен с первым входом информационного регистра , выход которого соединен с третьими входами первого и второго сдвигающих регистров каждого канала и  вл етс  выходом устройства, выход элемента ИЛИ-НЕ соединен с вторым вхо дом блока элементов И, выход элемента ИЛИ-НЕ каждого канала соединен с соответствующим входом блока элементов И, первый вход элемента ИЛИ-НЕ каждого канала соединен через элемент НЕ канала с первым входом элемента ИЛИ и выходом второго триггера своэго канала , второй вход элемента ИЛИ-НЕ -го канала соединен с вторым входом элемента ИЛИ i-го канала и с выходом элемента ИЛИ (i + l)-ro канала, первый и второй входы элемента ИЛИ-НЕ соединены соответственно с выходами первого триггера и элемента ИЛИ первого канала. CyutHOCTb изобретени  заключаетс  в том, что, использу  имеющиес  узлы известного устройства и введ  дополнительные узлы с соответствующими св  з ми, становитс  возможным по парамет рам решаемых задач (например, требуемом времени дл  решени  задачи) соелазить некоторое расписание пор дка реализации набора задач. Така  дисциплина реализации пакета задач в мультипроцессорной вычислительной системе обеспечивает минимальное среднее врем  пребывани  задач в системе; На чертеже представлена структурна  схема устройства дл  распределени  заданий процессором. Устройство содержит кольцевые сдвигающие регистры 1;,, l.,..., 1,, где п - число решаемых задач в пакете, элементы И 2, 2,... ,2у,, триггеры 3-t, З2.,...,3, схемы сравнени  4 , 4,...4v ,.,, элементы НЕ 5, 5,,. .,5,. элементы ИЛИ Ь, 6,... ,6,., элементы ИЛ И-НЕ 7 , 7i,... ,7., информационный регистр 8, блок элементов И 9, элемент ИЛИ 10, счетчик 11 с коэффициентом пересчета, равным числу т, где т - число разр дов в кольцевом сдвигающем регистре 1. Кроме того. на чертеже обозначены выход 12 устройства , синхронизирующие входы 13, 14 и 15 устройства. Устройство работает следующим образом . В регистрах 1 первоначально, наход тс  п-разр дные коды, соответствующие длительност м решени  задач.в пакете, триггеры 3 наход тс  в единичном состо нии, а регистр 8 находитс  в нулевом состо нии. Поэтому на выходах триггеров 3 присутствует высокий потенциал, и сигнал с выхода триггера старшего разр да (на чертеже эти триггеры не показаны) регистр 1 (, п) через элемент И 2 поступает На I-и вход элемента ИЛИ 10, на выходе которого возникает сигнал, если в сравниваемых разр дах хот  бы одного из кодов имеетс  единица. Этот сигнал поступает на первые входы каждой схемы сравнени  k- , на выходах которых возникает сигнал сброса соответствующего триггера 3, в том случае, если информаци  в сравниваемом разр де данного сдвигающего регистра 1 совпадает с нулем. С триггера на элемент И 2 поступает запрещающий (низкий) потенциал перед началом сравнени  следующих разр дов чисел. I После процедуры сравнени  старших разр дов кодов чисел происходит подача импульса сдвига на вход 13 устройства , в результате чего в кольцевых сдвигающих регистрах 1 происходит сдвиг кодов на один разр д, и процесс сравнени  очередных разр дов продолжаетс , и так далее до тех пор, пока число таких сдвигов и сравнении не будет равно числу т, о чем свидетельствует сигнал переполнени  счетчика 11 , Сигнал переполнени  счетчика 11 поступает на первый вход блока элементов И 9 выходы которых подсоединены к входу регистра 8. К моме ту по влени  сигнала переполнени  на выходе счетчика 11 закончитс  процесс определени  максимального кода (или кодов, если их несколько). При одновременном единичном состо нии не скольких триггеров 3 на выходе 12 ус ройства (и на вторых входах групп элементов И 9) по вл етс  единичный сигнал только на одной 1-дй шине, пр чем i 7 j , где ,n; ,n, т.е. пре почтение отдаетс  той задаче, пор дковый номер которой наибольший ср ди задач, имеющих одинаковое требуемое врем  .дл  решени . Это достигает с  тем, что высокий потенциал с выхо да триггера 3 подаетс  через элемен ты ИЛИ 6 на первые входы предыдущих элементов ИЛИ-НЕ 7, вторые входы которых подсоединены к выходам одноиме ных элементов НЕ 5. Таким образом, позиционный код но мера максимального числа получаетс  уже на вторых входах элементов И 9. который далее фиксируетс  в регистре 8, подаетс  на выход 12 устройства, а также обеспечивает сброс соответствующего регистра 1 в нулевое сос то ние. После назначени  выбранной . задачи (программы) дл  реализации в вычислительной системе по входу 15 подаетс  сигнал сбрасывани  регистра 8 в исходное нулевое состо ние, по входу 14 - сигнал установки триггеров 3 в единичное состо ние, а далее по входу 13 подаетс  сери  си|- налов сдвига, в результате чего обеспечиваетс  процесс определени  номера очередной задачи из решаемого пакета дл  реализации в вычислительной системе. Таким образом, применение данного устройства позвол ет расширить область применени  устройства и расширить его функциональные возможности за счет обеспечени  выбора одной из задач пакета при реализации его в мно . гопроцессорной вычислительной системе Формула изобретени  Устройство дл  распределени  заданий процессорам, содержащее элемент ИЛИ, п/2 каналов (п - число решаемых задач в пакете), каждый из которых содержр т два сдвигающих регистра, два элемента И, две схемы сравнени  и два триггера, причем выходы первого и второго сдвигающих регистров каждого канала соединены соответственно с первыми входами первого и второго сдвигающих регистров и соответствующих элементов И этого же канала, выходы которых соединены с первыми входами соответственно первой и второй схем сравнени  канала и с соответствующим входом элемента ИЛИ, выход которого соединен с вторыми входами первой и второй схем сравнени  каждого канала, выходы которых соединены соответственно с первыми входами первого и второго триггеров канала, выходы которых соединены соответственно с вторыми входами первого и второго элементов И, первый и второй синхронизирующие входы устройства соединены соответственно с вторыми входами первого и второго сдвигающих регистров и первого и второго триггеров всех каналов , отличающеес  тем, что, с целью расширени  области применени , в него введены информационный регистр, счетчик, блок элементов И, элемент ИЛИ-НЕ, а в каждый канал введены элементы ИЛИ, НЕ, ИЛИ-НЕ, причем вход и выход счетчика соединены соответственно с первым синхронизирующим входом устройства и первым входом блока элементов И, выход которого соединен с первым входом ин .формационного регистра, выход которого соединен с третьими входами первого и второго сдвигающих регистров каждого канала и  вл етс  выходом устройства , выход элемента ИЛИ-НЕ соединен с вторым входом блока элементов И, выход элемента ИЛИ-НЕ каждого канала соединен с соответствующим входом блока элементов И, первый вход элемента ИЛИ-НЕ каждого канала соединен через элемент НЕ канала с пер.вым входом элемента ИЛИ и выходом второго триггера своего канала, второй вход элемента ИЛИ-НЕ i-ro канала соединен с вторым входом элемента ИЛ1 i-ro канала и с выходом элемена ИЛИ (|+1)-го канала, первый и втоой входы элемента ИЛИ-НЕ соединены соответственно с выходами первого риггера и элемента ИЛИ первого канала .

7966697.8

Источники информации,2, Авторское свидетельство СССР

прин тые 80 внимание при экспертизе f 620976, кл. G Об F 7/02, 1977

К Авторское свидетельство СССР (прототип). Н- , кл. G Об F 8/Ц6. 197.