SU1290322A1 - Устройство дл распределени заданий процессорам - Google Patents
Устройство дл распределени заданий процессорам Download PDFInfo
- Publication number
- SU1290322A1 SU1290322A1 SU853911362A SU3911362A SU1290322A1 SU 1290322 A1 SU1290322 A1 SU 1290322A1 SU 853911362 A SU853911362 A SU 853911362A SU 3911362 A SU3911362 A SU 3911362A SU 1290322 A1 SU1290322 A1 SU 1290322A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- elements
- input
- output
- inputs
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при организации вычислительного процесса по обработке пакеi та или потока задач в многопроцессорной или многомашинной вычислительной системе. Целью изобретени вл етс повышение быстродействи . Устройство содержит элементы И, ИЛИ, блок элементов ИЛИ, группы по числу задач в пакете двух элементов И, элементов ИЛИ-НЕ, регистров, счетчиков , элементов НЕ, элементов задержки и блоков элементов И с соответствующими св з ми. Устройство, кроме распределени фиксированного пакета задач по критерию минимума среднего времени решени задач или минимума среднего времени пребывани в пакете , может распредел ть поток задач по процессорам вычислительной системы по критерию минимума среднего времени пребывани в очереди на обслуживание . 1 ил.
Description
Изобретение относитс к вычислительной технике и может быть использовано при организации вычислительного процесса по обработке пакета или потока задач в многопроцессорной или многомашинной вычислительной системе.
Цель изобретени - повышение быстродействи .
На чертеже представлена структурна схема устройства дл распределени заданий процессорам.
Устройство содержит группу регистров 1
1
где п-максимальное число заданий EI пакете (очереди ) , группу вычитающих счетчиков
-1
.
1
. ., 2 , группу триггеров J, 3rt группу элементов И 4, ,
И 5
1 5, группу элементов задержки
группу блоков элементов г 6
8
группу элементов ИЛИ-Н „ , группу элементов И , nt группу элментов НЕ 9,,..., группу элементов И 10,, 10,
10, элемент ИЛИ 11,
г .-3 элемент-
И 12, блок элементов ИЛИ 13, выходы 14 и 15, входы 16 и 17.
В исходном состо нии все триггеры 3, регистры 1 и вычитающие счетчики 2 наход тс в нулевом состо нии . По входу 17 последовательно в устройство занос тс на регистры 1 номера заданий (задач или программ) на счетчики 2 - веса заданий (например , врем реализации), на триггеры 3 - код единицы, свидетельствующий о необходимости решени задачи
В результате на выходах элементов И 8 будут нулевые потенциалы, следовательно, на обратном выходе элемента ИЛИ 11 будет высокий потенциал , который подаетс на первый
вход элемента И 12. (,
Работа устройства начинаетс после подачи последовательности тактовых импульсов по входу 16, которые далее через элемент И 12 юступают первые входы элементов И 4.
В исходном состо нии все триггеры 3 наход тс в единичном состо нии , поэтому на вторых входах элементов И 4 Ьудут присутствовать высокие потенциалы с пр мых выходов одноименных триггеров 3, и счетные импульсы будут далее поступать на входы вычитающих счетчиков.2. Подсчет импульсов на счетчиках 2 про- должаетс до тех пор, пока хот бы
, входы которого пр мьп выходам счетна одном из них (например, i-м, , ..., п) не зафиксируетс код нул . В результате этого на выходе элемента ИЛИ-НЕ 7 подсоединены к чика 2- , по витс единичный сигнал, который далее поступает на первый вход элемента И 8j, на второй вход которого поступает единичный сигнал с пр мого выхода триггера 3 .
Единичные сигналы с выходов элементов И 8 поступают далее на входы схемы приоритета, собранной на эле5
0
ментах И 10
НЕ 9,
и элементах
Ч
чивает
и-, .... 10, Эта схема обеспепо вление единичного сигнала только на одном из своих выходов по поступлении нескольких единичных сигналов на ее вход. При по влении единичного сигнала на выходе .элемента И 10- (i 2,п )
или на выхо25
30
де элемента И 8, на выходе 15 устройства (с пр мого выхода элемента ИЛИ 11) по вл етс единичный сигнал, свидетельствующий о выборе устройством номера очередной наиболее приоритетной задачи. Кроме того, низкий потенциал с инверсного выхода элемента ИЛИ 11 запрещает прохождение тактовых импульсов через элемент И 12.
5
0
Одновременно с по влением высо- 1 кого потенциала на i-м входе элемента ИЛИ 11 высокий потенциал поступает на входы элемента задержки 6j. и второй вход блока элементов.И 5.,, в результате код номера задачи с выхода регистра 1 поступает через блок элементов И Sj и далее через блок элементов ИЛИ 13 на выход t4 устройства.
Элемент задержки 6-. обеспечивает
ч.
задержку сигнала на врем передачи кода номера наиболее приоритетной задачи на выход 14 устройства с По истечении времени на выходе элемента задержки 6 по вл етс высокий потенциал, который сбрасывает триг50
гер 3; в нулевое состо ние. По вление нулевого потенциала на выходе триггера 3, и на одном из входов И 4 запрещает подачу тактовых импульсов на счетчик 2 . Одновременно ,г низкий потенциал с выхода триггера 3 j запрещает подачу высокого потенциала с выхода элемента И 8 на вход схемы приоритета, в результате тактовые импульсы будут вновь поступать с входа 16 через открытый элемент И 12, открытые элементы ИAJ ( j 1, ..., п, ) на входы вычитающих счетчиков 2, и работа устроства продолжаетс аналогичным образом .
Claims (1)
- Формула изобретениУстройство дл распределени заданий процессорам, содержащее элемент ИЛИ, группу регистров, группу триггеров, группу блоков элементов И, группу элементов ИЛИ-НЕ, группу элементов НЕ, выход каждого регистра группы соединен с первым входом соответствующего блока элементов И группы, отличающеес тем, что, с целью повышени быстродействи , в него введены группа элементов задержки, перва , втора , треть группы элементов И, группа вычитающих счетчиков, элемент И, бло элементов ИЛИ, причем выход каждого блока элементов И группы соединен с соответствующим входом блока эле- ментоЬ ИЛИ, выход которого вл етс выходом кода номера задачи устройства , пр мой выход каждого триггера группы соединен с первыми входами соответствующих элементов И первой и второй групп, выходы элементов И первой группы соединены со счетными входами соответствующих вычитающих счетчиков группы, выходы которых соединены с входами соответствующих элементов ИЛИ-НЕ группы, выходы которых соединены с вторыми входами соответствующих элементов И второйгруппы, выход первого элемента И второй группы соединен с первым входом элемента ИЛИ, входом первого элемента НЕ группы, вторым входом 5 первого блока элементов И группы, входом первого элемента задержки группы, выход i-го (L 2, ..., п-1, где п-число заданий) элемента И второй группы соединен с входом. О j-ro (, ... , п-1) элемента НЕ группы и первым входом j-ro (, ..., п-2) элемента И третьей группы, выход последнего элемента И вт&рой группы соединен с первым 5 входом последнего элемента И третьей группы, выход j-ro (, .., п-1) элемента НЕ группы соединен с (j+1)-M входом (j+1)-ro и всех последующихэлементов И третьей группы, выход 0 j-ro (, ..., п-1) элемента И третьей группы соединен с (j+1)-M входом элемента ИЛИ, вторым входом соответствующего блока элементов И группы и входом соответствующего элемента задержки группы, выходы элементов задержки группы соединены с входами соответствующих триггеров группы, пр мой выход элемента ИЛИ вл етс выходом выбора номера приоритетной задачи устройства, инверсный выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого вл етс тактовьм входом устройства, выход элемента И со- 5 единен с вторыми входами элементов И первой группы, информационный вход устройства подключен к информационным йходам регистров группы,вычитающих счетчиков группы и триггеров группы.5Редактор М.БандураСоставитель В.ГудовскийТехред А.Кравчук; Корректор М.ШарошиЗаказ 7903/47Тираж 673ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производстц.енно-прлиграфическое предпри тие, г.Ужгород, ул.Проектна ,4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853911362A SU1290322A1 (ru) | 1985-06-12 | 1985-06-12 | Устройство дл распределени заданий процессорам |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853911362A SU1290322A1 (ru) | 1985-06-12 | 1985-06-12 | Устройство дл распределени заданий процессорам |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1290322A1 true SU1290322A1 (ru) | 1987-02-15 |
Family
ID=21182909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853911362A SU1290322A1 (ru) | 1985-06-12 | 1985-06-12 | Устройство дл распределени заданий процессорам |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1290322A1 (ru) |
-
1985
- 1985-06-12 SU SU853911362A patent/SU1290322A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 548859, кл. G 06 F 9/46, 1974. Авторское свидетельство СССР № 966697, кл. G 06 F 9/46, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1290322A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1580362A1 (ru) | Устройство дл арбитража запросов | |
RU2042978C1 (ru) | Многоканальное устройство для обработки запросов | |
SU1594559A1 (ru) | Устройство распределени задач по процессорам | |
SU1531116A1 (ru) | Устройство дл обработки изображений объектов | |
SU970370A1 (ru) | Устройство дл прерывани программ | |
SU966697A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1325462A1 (ru) | Устройство дл сортировки двоичных чисел | |
SU1325471A1 (ru) | Генератор равномерно распределенных случайных чисел | |
SU1001102A1 (ru) | Устройство приоритета | |
SU976442A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1361552A1 (ru) | Многоканальное устройство приоритета | |
SU657436A1 (ru) | Многоканальное устройство дл обслуживани запросов со сменными кодами приоритетов | |
SU1065856A1 (ru) | Устройство дл распределени заданий | |
SU394789A1 (ru) | МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ ПОДКЛЮЧЕНИЯ ИСТОЧНИКОВ ИНФОРМАЦИИ к ОБЩЕЙ МАГИСТРАЛИ | |
SU1030797A1 (ru) | Устройство дл сортировки @ @ -разр дных чисел | |
SU892444A2 (ru) | Устройство приоритета | |
SU1083192A1 (ru) | Устройство переменного приоритета | |
SU1295395A1 (ru) | Устройство дл распределени заданий | |
SU1070551A1 (ru) | Устройство дл группового обслуживани запросов | |
SU723777A1 (ru) | Коммутатор | |
SU1621059A1 (ru) | Устройство дл обработки изображений объектов | |
SU1091161A2 (ru) | Устройство дл управлени обслуживанием за вок в пор дке поступлени | |
SU1171792A1 (ru) | Многоканальное устройство приоритета | |
SU864288A1 (ru) | Устройство дл обслуживани запросов |