Изобретение относитс к вычислительной технике и может быть использовано в вычислительных машинах и системах. Известно устройство прерывани , процессора, содержащее регистр запросов прерывани , схему разретиени прерывани , шифратор кода команды и блок .элементов И 1 1. Недостатки указанного устройства низкое быстродействие из-за программной организации анешиза причины прерывани и выхода на обслуживаихцую про грамму, а также ограниченное количест во программ, на которые можнопередат управление по сигналу прерывани . Наиболее близким по технической сущности к предлагаемому вл етс устройство прерывани процессора, содержащее регистр запросов, регистр маски прерываний, блок элементов И, схему ансшиза приоритета запросов, шифратор кода прерываний, регистр кода прерываний,выход которого соединен с адресным выходом устройства,а вход с выходе шифратора кода прерывани , соединенного по входам с выходами схемы анализа приоритетов запросов, входы которой соединены с выходами блока элементов И, соединенного по первым входам с выходами регистра маски прерываний, а по вторым - с выходами регистра запросов, входы которюго соединены с входом кода за- .просов i устройства 12. Недостатками известного устройства вл ютс отсутствие возможности выполнени любой программы или команды по сигналу запроса прерывани , а также дополнительные затраты времени на выборку первой команды программы обагхуживани запроса Указанный недостаток устрсй1ства особенно про вл етс при использовании в многомашинш:1х вычислительных системах при решении задачи обеспечени гибкого пр мого управлени процессорами. Цель изобретени - повыщение быстродействи устройства за счет исключени фазы выборки первой команды обслуживающей программа. Поставленна цель достигаетс тем, что -в устройство дл прерывани программ, содержащее регистр запросов , регистр масок, блок элементов И, узел анализа приоритетов, шифратор кодов приоритетов, регистр кода приоритета , выход которого вл етс адресным выходом устройства, а вход соединен с выходом шифратора кодов приоритетов, группа входов которого соединена с группой выходов блока анализа приоритетов, группа входов которого соединена с группой выходов блока элементов И, перва группа вхо дов которого соединена с группой выходов регистра масок, а втора - с группой выходов регистра запросов, группа входов которого вл етс груп пой входов запросов устройства, введ ны регистр фиксированного адреса, элемент сравнени , два элемента И и буферный регистр, выход которого сое динен с первым входом первого влемен т.а И, выход которого вл етс команд ным выходом устройства, а второй вхо соединен с выходом блока анализа при оритетов,вход буферного регистра сое .динен с выходом второго элемента И, первый вход которого вл етс информационным устройства, а второй соединен с входом регистра запросов и выходом элемента сравнени , первый вход которого соединен с выходом регистра фиксированного адреса, а второй вход вл етс адресным входом устройства.. Блок анализа приоритетов содержит п каналов, каждый из которых, кроме первого и п-го содержит эле-, мент НЕ, элемент ИЛИ и элемент ИЛИ-Н выход элемента ИЛИ-НЕ каждого канала соединен с соответствующим выходом группы выходов блока, первый вход элемента ИЛИ соединен с выходом элемента ИЛИ предыдущего канала и первым входом элемента ИЛИ-НЕ, ззторой вход которого соединен с выходом эле мента НЕ, вход которого соединен с вторым входом элемента ИЛИ и соответ ствующим входом группы входов блока, вход элемента НЕ п-го канала соединен с соответствующим входом группы входов блока,а выход - с первым.вхо дом элемента ЙЛИ-НЕ п-го кангша, выход которого соединен с соответствую щим выходом группы выходов блока, второй вход элемента ИЛИ-НЕ п-го канала соединен с выходом элембгнта ИЛИ (п-1)-го канала, вход первого канала соединен с соответствукидим входом группы входов блока, первым ,входом элемента ИЛИ следующего канала и перйым входом элемента ИЛИ-НЕ следующего канала и соответствующим выходом группы выходов блока. На фиг. 1 представлена структурн4 электрическа схема устройства д| прерывани nporpaMMf на фиг.2 структурна схема блока анализа прио ритетов. Устройство содержит адресный вход 1, элемент 2 сравнени , регистр 3 фиксированного адреса, элемент И 4, регистр 5 запросов, информационный вход 6, буферный регистр7, группу запросных входов 8, блок элементов И 9, регистр 10 масок, блок 11 анализа приоритетов, шифратор 12 кодов приоритетов, регистр 13 кода приоритета , адресный выход 14, элемент И 15, командный выход 16. Блок анализа приоритетов содержит группу из п входов 17, группу из п выходов 18, п-2 элементов ИЛИ 19, п-1 элементов ИЛИ-НЕ 20, п-1 элементов НЕ 21. Устройство работает следующим образом. На адресный вход 1 устройства поступает код адреса ЗУ и сравниваетс элементов 2 сравнени с содержимым регистра 3 фиксированного адреса, которое эквивалентно адресу фиксированной чейки ЗУ и записываетс лиВо аппаратурными, либо программными средствами процессора. В случае совпадени кодов вырабатываетс сигнал, который поступает на управл ющий вход элемента И 4 и одновременно на п-й вход регистра 5 запросов. По этому сигналу информаци с информационного входа б устройства записываетс в буферный регистр 7. На п-1 входов регистра запросов поступают сигналы запросов прерываний с группы входов 8 запросов устройства. Сигналы запросов с регистра запросов поступают на вторые входы блока элементов И 9, который в соответствии с кодом маски , поступающим на первые входы блока элементов И с регистра 10 маски, выдел ет незамаскированные запросы и : передает их на входы блока-11 анализа приоритетов, который на основании заданной дисциплины обслуживани выдел ет запрос с максимальным приоритетом и разрешает его обслуживание. Если максимальный приоритет имеет рдин из п-1 запросов, то п-1 разр д|ный унитарный код поступает на шифратор 12, который .Формирует относительный либо абсолютный адрес первой команды программы обслуживани данного запроса прерывани , поступающий через регистр 13 кода приоритета на выход 14 адресов команд устройства ..В случае максимального приоритета у п-го запроса сигнгш с п-го выхода схемы анализа приоритетов запросов поступает на управл ющий вход элемента И 15 и разрешает передачу содержимого буферного регистра на командный выход 16 устройства. Таким образом, предлагаемое устройство прерывани процессора позвол ет процессору воспринимать информацию с информационного входа устройства как первую команду обслуживающей программы, тем самым обеспечива расширение функциональных возможностей устройства за счет практически неограниченного косвенного увеличени уровней прерывани и увеличение быстродействи за счет исключени фазы
выборки первой команды обслуживающей программы по коду адреса прерывани , необходимой при использовании п-1.входов регистра запросов.
Предлагаемое устройство прерывани , процессора наиболее эффективно 5 при использовании его .в вычислительных системах с несколькими процессорами дл пр мого управлени и синхронизации параллельных вычислительных процессов Id