SU1327105A1 - Многоканальное устройство приоритета дл распределени за вок по процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение в многопроцессорных ЭВМ с приоритетным обслуживанием потока за вок. Цель изобретени  - расширение области применени  устройства за счет обеспечени  коммутации номера приоритетного канала и запроса. Устройство содержит два элемента ИЛИ, две группы элементов ИЛИ, одновибратор , два дешифратора номера канала, группу регистров номера абонента, группу регистров номера канала, блок групп элементов И,п+1 каналов (п - число запросов), каждый из которых, кроме последнего, содержит буферный регистр запросов, S регистров приори тета (S - число абонентов), S блоко в элементов И, S дешифраторов, группу из m элементов ИЛИ (т 2), группу из m-I элементов запрета, два шифра-v тора, группу из S схем сравнени , элемент ШИ, блок элементов И, последний канал содержит п регистров приоритета, п групп элементов И, h дешифраторов, группу из g элементов ИЛИ (g 2), группу из g-1 элементов запрета, два дешифратора и группу из п схем сравнени . В устройстве обеспечиваетс  независима  выдача номера накала и номера абонента соответствующих процессоров. ил. i (Л со ГС

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных ЭВМ с приоритетным обслуживанием потока за вок.

Цель изобретени  - расширение области применени  устройства за счет обеспечени  независимой коммутации номера приоритетного канала и запроса .

На чертеже представлена структурна  схема;устройства.

Устройство содержит каналы 1,группу регистров 2 приоритета последнего канала 1, группу блоков элементов И 3 последнего канала 1, группу дешифраторов 4 последнего канала 1, группу элементов ИЛИ 5 последнего канала I , группу элементов 6 запрета последнего канала 1, шифратор 7 последнего канала 1, группу схем 8 сравнени  последнего канала j шифратор 9 последнего канала 1, элемент ИЛИ 10, регистр 11 зан тости каналов, группу элементов И 12, группу элементов ИЛИ 13, блок 14 групп элементов И 15, группу дешифраторов 16 номера каналов, элемент И 17, одновиб- ратор 18, триггер 19, элемент 20 за- держ1си, элемент И 21, элемент 1-ШИ 22, регистр 23 готовности процессоров, группу элементов И 24, шифратор 25, группу регистров 26 номера канала, группу регистров 27 номера абонентаj группу блоков элементов И 28,, группу блоков элементов И 29, блок элементов ИЛИ 30, вход 31 запуска устрой10

Устройство .работает следующим о разом.

Исходное состо ние устройства х рактеризуетс  тем, что регистры 1 23, 26, 27 и триггер 19 установлен в состо нии О (не показано).

Б регистры 2 и регистры 44 кана лов 1 принимаютс  приоритетные код по входам 36 и 37 соответственно. Сигналы готовности процессоров по входам 32 поступают в соответствую щие разр ды регистра 23, устанавли ва  их в единичное состо ние. При .g этом на выходе элемента РШИ 22 фор руетс  единичный сигнал, открывающ по второму входу элемент И 21.

Если в регистр 23 прин ты сигна готовности от двух процессоров, то разр ды 23 и 23 установлены в 1 Сигнал нулевого выхода разр да 23 закрывает элементы И 24, и на вход шифратора 25 формируетс  двоичный код 100, Единичным сигналом с выхо 25 да 23 открываютс  по вторым управ л ющим входам блоки элементов И 28 и 29 .

Так как триггер 19 находитс  в состо нии О, то высоким уровнем с Нулевого его входа входные цепи гистров 42 всех каналов открыты по информационным входам. При этом пр н тые запросы по входам 38 в регис ры 41 каналов передаютс  в соответ ствующие разр ды буферных регистров- 42 каналов.

Так как регистр зан тости каналов П находитс  в состо нии О, то единичными уровн ми с нулевых е

20

30

ЗБ

ства, входы. 32 готовности процессоров, 40 выходов разрешаетс  работа блоков

элементов И 3. При наличии запросо во всех каналах блоки- элементов И открываютс  и на информационных вх дах блоков элементов И 28 формируе

устройстваI входы 33 зан тости процессоров устройства, выходы 34 номера процессора устройства,, сигнальньш выход 35 устройства, входы 36 кодов приоритета каналов устройства, вко™ ды 37 кодов приоритета запросов устройства , запросные входы 38 устройства , выходы 39 номера канал: а устройства , выходы 40 номера абонента устройства и в каждом канале 1, кроме последнего , регистр 41 запросов, буфер- ный регистр 42 запросов,элемент Mnii 43 группу регистров 44 приоритета запросов , группу блоков элементов И 45, группу дешифраторов, 463 группу элементов или 47, группу элементов 48 запрета, шифратор 49,-группу схем 50 сравнени , шифратор 51, блок элементов И 52 и группу элементов И 53,

0

Устройство .работает следующим образом .

Исходное состо ние устройства характеризуетс  тем, что регистры 11, 23, 26, 27 и триггер 19 установлень в состо нии О (не показано).

Б регистры 2 и регистры 44 каналов 1 принимаютс  приоритетные коды по входам 36 и 37 соответственно. Сигналы готовности процессоров по входам 32 поступают в соответствующие разр ды регистра 23, устанавлива  их в единичное состо ние. При g этом на выходе элемента РШИ 22 формируетс  единичный сигнал, открывающий по второму входу элемент И 21.

Если в регистр 23 прин ты сигналы готовности от двух процессоров, то разр ды 23 и 23 установлены в 1 Сигнал нулевого выхода разр да 23 закрывает элементы И 24, и на входе шифратора 25 формируетс  двоичный код 100, Единичным сигналом с выхо- 5 да 23 открываютс  по вторым управл ющим входам блоки элементов И 28 и 29 .

Так как триггер 19 находитс  в состо нии О, то высоким уровнем с Нулевого его входа входные цепи регистров 42 всех каналов открыты по информационным входам. При этом прин тые запросы по входам 38 в регистры 41 каналов передаютс  в соответствующие разр ды буферных регистров- 42 каналов.

Так как регистр зан тости каналов П находитс  в состо нии О, то единичными уровн ми с нулевых его

0

Б

40 выходов разрешаетс  работа блоков

элементов И 3. При наличии запросов во всех каналах блоки- элементов И 3 открываютс  и на информационных входах блоков элементов И 28 формирует g с  двоичный код приоритетного канала 1005 а на информационных входах блоков элементов И 29 - двоичный код приоритетного абонента приоритетного канала 010,

По сигналу, поступающему по входу 31, через открытьй элемент И 21 устанавливаетс  триггер 19 в состо ние 1. При этом единичный сигнал с синхронизирующих входов буферных

gg регистров 42 всех каналов снимаетс , фиксиру  в них прин тые запросы в цикле ра с пр еделе ни ,

Через некоторое врем , определ емое элементом 20 задержки, запускает50

с  одновибратор 18, устанавливающий триггер 19 в состо ние О. Одновременно импульс одновибратора 18 через открытьш элемент Н 17 по второму и третьему входам поступает на вьп4од 35 (используетс  в ЭВМ в качестве сигнала прерывани  и означает наличие информации в регистрах 26 и 27).

Одновременно через элемент И 12 устанавливаетс  в состо ние 1 разр д П регистра зан тости каналов, закрепл   тем самым выбранный канал за первым процессором и исключа  из анализа в очередном цикле приоритетный код четвертого канала. Кроме того , в состо ние устанавливаетс  через элемент И 53, в четвертом канале второй разр д регистра запросов 41, в регистр 26 через открытые блоки элементов И 28 принимаетс  двоичньп код номера четвертого канала , а в регистр 27 - двоичный код номера второго абонента этого канала через открытые элементы 52 и элементы ИЛИ 30 .

По сигналу с выхода 35 ЭВМ организует передачу содержимого регистров 26 и 27 первому процессору: по входу 33., из ЭВМ выдаетс  сигнал зан тости первого процессора. При этом в устройстве первый разр д регистра 23 устанавливаемс  в состо ние О и на выходе шифратора 25 формируетс  двоичный код номера второго процессора 010, поступающий на выходы 34.

Так как на выходе элемента ИЛИ 22 поддерживаетс  единичный уровень, то очередным импульсом опроса по входу 3 триггер 19 через элемент И 21 устанавливаетс  в состо ние 1 и аналогично рассмотренному в регистры 26 и 27 принимаютс  соответственно двоичные коды номера следующего по приоритету канала и приоритетного абонента в этом канале. Одновременно третий разр д, регистра 1 1 через элемент И 12 устанавливаетс  в состо ние 1, закрепл   за вторым процессором третий канал, чем исключаетс  из анализа в очередном цикле приоритетный код третьего канала.

По сигналу на выходе 35 ЭВМ передает дл  обслуживани  второму процессору номера канала и абонента из регистров 26;, и 27, , после чего сигналом зан тости второй разр д регистра 23 устанавливаетс  в состо ние О

Пусть первый процессор закончил обслуживание абонента четвертого канала . При этом сигналом готовности, поступающим по входу 32 , первый разр д регистра 23 устанавливаетс  в 1. Одновременно через элемент И 15 блока 14 и элемент ИЛИ 13 четвертый разр д регистра П устанавливаетс  в

состо ние О, чем разрешаетс  анализ приоритетного кода четвертого канала при наличии в этом канале запросов. Так как элемент И 21 открьгоаетс  единичным сигналом с выхода элемента ИЛИ 22, то импульсом опроса триггер 19 устанавливаетс  в состо ние 1. В дальнейшем устройство работает аналогично рассмотренному,

Вьщача сигналов опроса, зан тости

и-готовности процессоров производитс  в строго определенные моменты времени . Так, очередной импульс опроса подаетс  после передачи сигнала зан тости процессора, а сигнал готовности процессора - перед очередным сигналом опроса. Последнее условие необходимо дл  того, чтобы после установки в О разр да регистра зан тости каналов 11 на входах элемента ИЛИ 10 по завершении переходных процессов в . элементах И 3, дешифраторах 4, элементах ИЛИ 5, элементах группы запрета 6,шифраторе 7, схемах сравнени  8 и шифраторе У можно было

бы подавать импульс опроса..

При необходимости перераспределени  приоритетов каналов либо запросов в кайалах производитс  приведение устройства в исходное состо ние, занесение кодов приоритетов и запуск его сигналом опроса.

Claims (1)

1. Формула изобретени 

   45

   50

   Многоканальное устройство приоритета дл  распределени  за вок по процессорам , содержащее блок элементов ИЛИ, одновибратор, группу дешифраторов номера канала, первую группу блоков элементов И, группу регистров номера абонента, вторую группу блоков элементов И, группу регистров номера канала, первую группу элементов И, первый элемент ИЛИ и п+1 ка- 55 налов (п - число запросов), причем каждый канал, кроме последнего, содержит буферный регистр запросов, S регистров приоритета (S - число абонентов), группу из S блоков эле

   51

   ментов И, S дешифраторов, группу из m элементов ИЛИ (т 2 ), группу из т-1 элементов запрета, два шифратора , группу из S схем сравнени , элемент ИЛИ, блок элементов И, причем информационные входы регистров приоритета канала  вл ютс  входами кодов приоритета устройства, выходы регистров приоритета канала соединены с информационными входами соответствующих блоков элементов И канала, выходы которых подключены к входам соот- ветствуюЕщх дешифраторов канала, j-й выход каждого i-ro депшфратора каналта (i 1,2,...,S; j ,2,.., m) соединен с i-м входом j-ro элемен та ИЛИ группы канала, выход первого элемента Ш1И группы канал.а подключен к первому входу первого шифратора и к первым инверсным входам элементов запрета группы канала, выход р-го элемента ИЛИ группы канала (р 2,3, .,,т) соединен с пр мым входом (р-1 го и р-ми инверсными входами с первого по (га-)-и элементов запрета груп- пы канала, выход 1-го элемента запрета (1 ,2,.... ,т-1) канала соединен с (1+1)-м входом первого шифратора канала, выходы которого подключены к первым входам схем сравнени  группы канала, вторые входы каждой из которых соединены с выходами соответствующих блоков элементов И группы канала , выходы схем сравнени  группы канала подключены к входам второго шифратора канала, выходы которого под- ключеьы к информационным ззходам блока элементов И канала, выходы которого соединены с соответствующей группой входов блока элементов ИЛИ канала , выходы буферного регистра запросов канала соединены с управл ющими Iвходами одноимен1й1х блоков элементов И группы и с входами элемента Ш1И канала, последний канал содерлшт группу из п регистров приоритета, группу из п блоков элементов И, п дешифраторов , группу из g элементов ИЛИ группу из g-1 элементов запрета (g 2), два шифратора и группу из п схем сравнени  J при чем входы регистров приоритета группы  вл ютс  входами приоритетов соответствующих каналов устройства 5 выходы регистров ; приоритета группы соединены с инфор- мационными входами соответствующих блоков элементов И группы, выходы которых подключены к входам соответст

   ш

   15

   0

   71

   5

   05 6

   вующих дешифраторов и к первым входам соответствуюшдх схем .сравнени  группы , уз-и выход каждого у-го дешифратора ( 1 ,2п, /3 1,2,.. .,g)

   соединен с/}-м входом -го элемента ШП группы, выход первого элемента ИЛИ группы подключен к первому входу первого шифратора и к первым инверсным входам элементов запрета группы, выход z-ro элемента ИЛИ (z 253,...,g) группы соединен с пр мым входом (z-l)-ro и z-ми инверсными входами с z-ro по (g-1)-и элементов запрета группы, выход t-ro элемента запрета группы (t 1,2,,.., g-1) соединен с (С+1)-м входом первого шифратора, выходы которого соединены с вторыми входами схем сравнени  группы, выходы которых подключены к входам второго шифратора и к управл ющим входам блока элементов И соответствующего канала, первый управл ющий вход каждого блока элементов И группы соединен с выходом элемента ИЛИ одноименного канала, выходы второго шифратора подключены к информационным входам первого блока элементов И первой группы, выходы которых соединены с входами первого регистра номера канала группы, выходы которого  вл ютс  первой группой выходов номера канала устройства, выходы блока элементов ИЛИ подключены к информационным входам первого блока элементов И второй группы, выходы которых подключены к входам первого регистра номера абонента группы, выходы которого  вл ютс  первой группой выходов номера абонента устройства, отличающеес  тем, что, с целью расширени  области применени  устройства за счет возможности независимой коммутации номера приоритетного канала и запроса, в него введены регистр зан тости каналов, группа элементов ИЛИ, втора  группа из k-1 элементов И, блок из k групп элементов И (kчиcлo процессоров) 5 группа из k-2 дешифраторов номера кана0 )ла, два элемента И, триггер, второй элемент ИЛИ, регистр готовности процессоров , шифратор номера процессора , элемент задержки, а в канале , кроме последнего, регистр за5 просов и группа из S элементов И,

   причем вход запуска устройства соединен с первым входом первого элемента И и Через элемент задержки - с

   0

   5

   0

   5

   71

   входом оДновибратора, выход которого подключен к первому входу второго элемента И и к нулевому входу триггера , нулевой выход которого подключен к синхронизирующим входам буферных регистров запросов всех каналов, единичные выходы регистра готовности процессоров подключены к входам первого элемента ИЛИ, выход которого соединен с вторым входом первого зле- мента И и с вторьм входом второго : элемента И, выход первого элемента И подключ ен к единичному входу триггера , первый вход g-ro элемента И второй группы .(g l,2,,.,,k-l) соединен с единичным выходом (g+l)-ro разр да регистра готовности процессоров, второй и последующие входы элементов И второй группы соединены с инверсными выходами разр дов регистра готовнос- ти процессоров, единичньй выход первого разр да регистра готовности процессоров подключен к первому входу шифратора номера процессора и к первым управл ющим входам первых блоков элементов И первой и второй.групп, выход g-ro элемента И второй группы соединен с (g+l)-M входом шифратора номера процессора, выходы которого  вл ютс  выходами номера процессора устройства, и с первым управл ющим входом элементов И (g+l)-x блоков элементов И первой и второй групп, выходы второго шифратора (п+1)-го канала подключены к входам второго зле мента ИЛИ, выход которого соединен с третьим входом второго элемента И, выход которого  вл етс  сигнальным выходом устройства и подключен к вторым управл ющим входам всех блоков элементов И первой и второй групп, к первым входам элементов И первой группы и к первым входам элементов И групп всех п каналов, выход у-и схем сравнени  группы (п+1)-го канала сое

   058

   динен с вторыми входами элементов И группы j--rQ канала и с вторым входом j-ro элемента И первой группы, выход которого подключен к пр мому входу у-го разр да регистра зан тости каналов . Нулевой выход которого соединен с вторым управл ющим входом одноименного блока элементов И (h+1)-го канала , выходы -го регистра номера канала группы (Е 2,3,..,, 1с )  вл ютс  -й группой выходов номера канала устройства, выходы каждого регистра номера канала группы подключены к входам одноименного дешифратора номера канала группы,у-й выход f -го дешифратора номера канала группы соединен с первым входом -го элемента И группы блока групп элементов И, выход у-го элемента И Е-й группы блока групп элементов И соединен с -м входом -v-ro элемента ИЛИ группы, выхоД которого подключен к нулевому входу j-ro разр да регистра зан тости каналов , выход i-й схемы сравнени  каждого канала, кроме (п+1)-го, соединен с третьим входом i-ro элемента И группы своего канала, выход которого соединен с входом сброса i-ro разр да регистра запросов, входы кoтopo o  вл ютс  соответствующей группой входов запросов устройства, выходы регистра запросов подключены к входам разр дов буферного регистра запросов своего канала, нулевые входы регистра готовности процессоров  вл ютс  входами зан тости процессоров устройства , вторые входы элементов И 6-й группы блока групп элементов И подключены к единичному входу -го разр да регистра готовности процессоров единичные входы разр дов которого  вл ютс  входами готовности процессоро устройства, выходы регистров номера , абонента  вл ютс  выходами номера абонента устройства.

   39,

   гг

   3S

   Составитель М.Кудр шев

   Редактор Л.Веселовска  Техред ЛоСердюкова Корректор И.Муска

   Заказ 3390/45

   Тираж 672Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Рауп1ска  .н.аб. , д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4