SU607226A1 - Устройство дл определени медианы - Google Patents
Устройство дл определени медианыInfo
- Publication number
- SU607226A1 SU607226A1 SU752189391A SU2189391A SU607226A1 SU 607226 A1 SU607226 A1 SU 607226A1 SU 752189391 A SU752189391 A SU 752189391A SU 2189391 A SU2189391 A SU 2189391A SU 607226 A1 SU607226 A1 SU 607226A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- register
- number analysis
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к области автоматики и вычислительной техники и может быть использовано при статистической обработке информации Известно устройство дл определени медианы l, сждержащее блок срав нени , триггер и 1идта, счетчик, элеме ты И, ИЛИ, счетчик, преобразователь код-напр жение. Однако это устройство применено дл определени медианы непрерывных процессов. Наиболее близким по технической реализации к изобретению вл етс устройство дл определени медианы статистического распределени , сод ер дащее источник чисел, входкоторого соединен с первым выходом блока управ лени . К недостаткам устройства следу ет отнести его сложность. Целью изобретени вл етс упрощение устройства. Это достигаетс тем, что в устройство дл определени медианы введены элементы И и (п + 1) /2 блоков анализа чисел (М - объем выборки, нечетное число), первый и второй входы каждого из которых соединены соответственно с выходом источника чисел и с вторьом выходом блока управлени . При этом третий и четвертый входы каждого блона анализа чисел, кроме первого, соединены соответственно с первым и вторым выходами предыдущего, первый выход последнего блока анализа чисел соеди- нен с первым входом элемент И, выход которого вл eтq выходом устройства а второй вход подключен к третьему выходу блока управлени . Первый блок анализа чисел регистр, линию задержки, элемент И, ключ и цифровой компаратор. Первый вход компаратора вл етс первым входом блока анализа чисел и соединен с ервым входом логического элемента И, второй вход соединен с выходом регистра , вл ющимс первым выходом блока анализа чисел, а выход вл етс вторым выходом блока анализа чисел и соединен с управл ющим входом ключа, выход которого подключен к управл ющему входу регистра, и с вторым входом элемента И.-Третий вход последнего вл етс вторым входом блока анализа чисел и соединен с информационным входом ключа, а выход через линию задержки соединен с информационным входом регистра. Каждый блок анализа чисел, кроме первого, .содержит регистр, линию задержки , элемент И, ключ, цифровой компаратор , элемент неравнозначности и элемент ИЛИ. Первый вход последнего вл етс а ретьим входом блока анализа чисел, второй вход соединен с выходом элемента И, а выход через линию задерж ки соединен с информационным входом регистра, управл ющий вход которого соединен с выходом ключа, а выход вл етс первым выходом блока анализа чисел и соединен с BTopbUvi входом циф рового компаратора. Первый вход компй ратора вл етс первым входом блока анализа чисел и соединен с первым вхо дом элемента И, подключенного вторым входом к выходу элемента неравнозначности , а третьим входом, вл ющимс вторым входом блока анализа чисел, к информационному входу ключа. Выход ци fiOBoro компаратора вл етс вторым вы ходом блока анализа чисел и соединен с управ п ющим входом ключа и с первым входом элемента неравнозначности, второй вход которого вл етс четвертым входом блока анализа чисел. Блок-схема устройства представлена на чертеже. Устройство содержит источник i чисел , блок 2 управлени , блоки 3, 4, 5 анализа чисел, элемент И б, линии задержки 7, ключи 8., элементы неравно значности 9, цифровые компараторы 10, элементы И 11, регистры 12, элементы ИЛИ 13. Устройство работает следующим обра зом. В исходном состо нии вкаждом из регистров 12 находитс числоМ, заведомо :большее максимального возможного выборки, т.е. - М при всех j,): - содержимое j -го регистра. Импульс на первом выходе блока 2 управ лени формирует на выходе источника 1 чисел число Х . Поскольку. М , на выходахкомпараторов 10 оказываетс единичный сигнал, ,т«е, ключи 8 от1срыты , открыт та:сже элемент И 11 блока З Элементы И 11 остальных блоков закрыТЫ; , поскольку на обоих входах элементов неравнозначности 9 присутствуют единичные сигналы. Импульс на втором выходе блока управлени передает число X. в регистр 12 блока 3, а содержимое регистров остальных блоков сдви гает так, что на них устанавливаютс , следующие кoды: J х х в . При этом содержимое последнего регист ра тер етс , Второй импульс на первом выходе блока 2 управлени формирует число вы борки Xg ..Если , второй импульс с второго выхода блока управлени , передает это число в регистр 12 блока 3, а содержимое регистров остал ных блоков сдвигает аналогично предыдущему , T.e. , Xj. Если Xj Х , то единичный сигнал на выходе компаратора 10 блока 3 отсутствует В результате срабатывает элемент нё равнозначности 9 блока 4, следовательно , элемент И 11 этого блока открыт по соответствующему входу и импульс с второго выхода блока управлени передает число Xg в регистр блока 4. Регистр блока 3 при этом остаетс без изменений (ключ 8 закрыт), а содержимое остальных регистров сдвигаетс аналогично предыдущему. В общем случае каждое число V , обрабатываетс схемой следующим образом. Пусть V; -Ki,,.-vRh,o RhHyRh.a,.-vRK (из предыдущего видно, что числа всегда упор дочены; Т - Тч-д Кк Тогда содержимое регистров с первого по h -и включительно не мен етс , число Xj помещаетс в К + 1-й регистр , а содержимое регистров, начина с 1 + 1-го, сдвигаетс , как описано выше, т.е. при j i,2,....,h Т - , при и + 1 Т . ,Т7,,Х; число 1 при этом тер етс (забываетс ). По окончании работы устройства число , установленное в регистре последнего блока анализа чисел, представл ет собой медиану. Технико-экономический эффект достигаетс за счет уменьшени сокращени количества оборудовани и рас.ширени функциональных возможностей, т.е. за счет обработки чисел, представленных в параллельном коде. изобретени Устройство дл определени медианы, содержащее источник чисел, вход которого соединен с первым выходом блока управлени , отличающеес тем, что, с целью упрощени устройства , в него введены элемент И и ((t -t .+ l)/2 блоков анализа чисел ( Ц - объем выборки, нечетное число), первый и второй входы каждого из которых соединены соответственно с выходом источника чисел и с вторым выходом блока управлени , третий и четвертый-, входы каждого блока анализа-чисел, кроме первого, соединены соответственно с первым и вторым выходами предыдущего, первый выход последнего блока анализа чисел соединен с первым входом элемента И, выход которого вл етс выходом устройства, а второй вход подключен к третьему выходу блока управлени . 2. Устройство ПО.П.1, о т л и ч аю щ е е с тем, что первый блок анализа чисел содержит регистр, линию задержки, элемент И, ключ и цифровой компаратор, первый вход которого вл етс первым входом блока анализа чисел и соединен с первым входом логического элемента И, второй вход соединен с выходом регистра, вл ющимс первым выходом блока анализа чисел, а выход
вл етс вторым .выходом анализа чисел и соединен с управл ющим входом ключа, выход которого подключен к управл юие.1у входу регистра, и с вторым входом элемента И, третий вход которого вл етс вторым входом блока анализа чисел и соединен с информационным входом ключа, а выход через линию задержки соединен с информационным входом регистра.
3. Устройство по п.1, отличающее с тем, что гкаждый блок анализа чисел, кроме первого, содержит регистр, линию задержки, элемент И, ключ, цифровой компаратор, элемент неравнозначности и элемент ИЛИ, первый вход которого вл етс третьим входом блока анализа чисел, второй вход соединен с выходом элемента И, а выход через линию задержки соединен с информационным входом регистра, управл ющий вход которого соединен с выходом ключа, а выход вл етс первым выходом блока анализа чисел и соединен с вторым входом цифрового компаратора , первый вход которого вл етс первым входом блока анализа чисел и соединен с первым входом элемента И, подключенного вторым входом к выходу элемента неравнозначности, а третьим входом, вл ющимс вторым входом блока анализа чисел,, к информационному входу ключа, при этом выход цифрового компаратора вл етс вторым выходом блока анализа чисел и соединен с управл ющим входом ключа и с первым входом элемента неравнозначности, второй вход которого вл етс четвертым входом блока анализа чисел.
источники информации, прин тые во внимание при экспертизе4
1.Авторское свидетельство СССР № 492882., кл.( Об Р 15/36, 1974,
2.Авторское свидетельство СССР №,346722, кл. Q Об F 15/36, 1972,
TJ
Ю
J
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752189391A SU607226A1 (ru) | 1975-11-10 | 1975-11-10 | Устройство дл определени медианы |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU752189391A SU607226A1 (ru) | 1975-11-10 | 1975-11-10 | Устройство дл определени медианы |
Publications (1)
Publication Number | Publication Date |
---|---|
SU607226A1 true SU607226A1 (ru) | 1978-05-15 |
Family
ID=20637258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU752189391A SU607226A1 (ru) | 1975-11-10 | 1975-11-10 | Устройство дл определени медианы |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU607226A1 (ru) |
-
1975
- 1975-11-10 SU SU752189391A patent/SU607226A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU607226A1 (ru) | Устройство дл определени медианы | |
US3990071A (en) | Data transmission system using frequency permutation codes | |
US3178564A (en) | Digital to analog converter | |
GB1083838A (en) | Apparatus for combining arithmetically two numbers | |
SU999042A1 (ru) | Устройство дл сравнени чисел с допуском | |
SU857982A1 (ru) | Устройство дл извлечени квадратного корн | |
SU1552171A1 (ru) | Устройство дл сравнени чисел в системе остаточных классов | |
SU943598A1 (ru) | Цифровой коррел ционный фазометр | |
SU840887A1 (ru) | Устройство дл определени экстремальныхчиСЕл | |
SU855657A1 (ru) | Двоичный умножитель | |
SU1275762A1 (ru) | Делитель частоты следовани импульсов | |
SU559243A1 (ru) | Устройство дл преобразовани законов распределени | |
SU723558A1 (ru) | Устройство дл ввода информации | |
SU955065A1 (ru) | Устройство дл обслуживани запросов | |
SU970370A1 (ru) | Устройство дл прерывани программ | |
SU1725224A1 (ru) | Процессор | |
SU798814A1 (ru) | Устройство дл сравнени чисел | |
SU830359A1 (ru) | Распределитель | |
SU790231A1 (ru) | Устройство контрол импульсных последовательностей | |
SU822182A2 (ru) | Устройство дл вычислени разностидВуХ -РАзР дНыХ чиСЕл | |
SU746505A2 (ru) | Устройство дл возведени двоичных чисел в третью степень | |
SU1338027A2 (ru) | Устройство выделени одиночного @ -го импульса | |
SU1305661A1 (ru) | Устройство дл сдвига информации | |
SU945988A1 (ru) | Устройство дл мажоритарного декодировани двоичных кодов | |
SU798817A1 (ru) | Устройство дл сравнени чисел |