SU945988A1 - Устройство дл мажоритарного декодировани двоичных кодов - Google Patents
Устройство дл мажоритарного декодировани двоичных кодов Download PDFInfo
- Publication number
- SU945988A1 SU945988A1 SU802924024A SU2924024A SU945988A1 SU 945988 A1 SU945988 A1 SU 945988A1 SU 802924024 A SU802924024 A SU 802924024A SU 2924024 A SU2924024 A SU 2924024A SU 945988 A1 SU945988 A1 SU 945988A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- shift register
- bus
- codogram
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
1
Изобретение относитс к автоматике.
Известны устройства дл мажоритарного декодировани двоичных кодов, содержащие сдвиговые регистры, элеме ты И и ИЛИ 1.
К недостаткам известного устройства относитс низкое быстродействие.
Наиболее близким техническим решением вл етс устройство дл мажоритарного декодировани двоичных кодов, со- Q держащее первый элемент И, первый вход которого соединен с первой управл ющей шиной, а второй вход подключен к входной шине и первому входу второго элемента И, второй вход которого соединен с второй 5 управл ющей шиной, а выход - с первым входом третьего элемента И, второй вход которого подключен к последнему разрвадному выходу первого сдвигового регистра и первому входу четвертого элемента И, 20 а выход соединен с первым входом OCHD&ного элемента ИЛИ, выход которого под« ключен к первой выходной щине, а второй вход - к последнему разр дному выходу
второго сдвигового регистра, разр дные выходы которого соединены с первой группой выходных шин, при этом второй вход четвертого элемента И соединен с третьей управл ющей шиной, а разр дные выходы первого сдвигового регистра - с второй группой выходных шин 21.
К недостатк ам известного устройства относитс низкое быстродействие.
Цель изобретени - повышение быстродействи устройства дл мажоритарного декодировани двоичных кодов.
Claims (2)
- Указанна цель достигаетс тем, что;, в устройство дл мажоритарного декодиро вани двоичных кодов, содержащее первый элемент И, первый вход которого соединен с первой управл ющей шиной, а второй вход подключен к входной шнне и первому входу второго элемента И, вход которого соединен с второй управл51ющей пганой, а:выход - с первым входом третьего элемента И, второй вход которого подключен к последнему | зр дному выходу первого сдвигового регистра к пер394 вому входу четвертого элемента И, а выход соединен с первым входом основно го элемента ИЛИ, выход которого по ключен к первой выходной шине, а второй вход - к последнему разр дному выходу второго сдвигового регистра, разр дные выходы которого соединены с первой . группой выходных шин, при этом второй вход четвертого элемента И соединен с третьей управл ющей шиной, а разр дные выходы первого сдвигового регистра - с второй группой выходных шин, введены элемент неравнозначности и дополнительные элементы И и ИЛИ, входы последнего из которых соединены с выходами третьего и дополнительного элементов И, а ,ВЫХОД подключен к входу второго сдвигового регистра, входы дополни- тельного элемента И соединены с четвертой управл ющей.шиной и первой выходной шиной, а первый вход элемента нерав нозначности подключен к выходу первого элемента И, второй вход - к-выходу четвертого элемента И, а выход соединен с входом первого сдвигового регистра и второй выходной шиной. На чертеже представлена функциональна схема устройства дл мажоритарного декодировани двоичных кодов. Устройство содержит элемент И 1, первый вход которого соединен с управл ющей шиной 2, а второй вход подключен к входной шине 3 и первому входу элемента И 4, второй вход которого соединен с управл ющей .шиной 5, а выход с першзтм входом элемента И 6, второй вход которого подключен к последнему разр дному выходу сдвигового регистра 7 и первомувходу элемента И 8, а выход соединен с первым входом элемента ИЛИ 9, выход которого подключен к выходной шине 10, а второй вход - к последнему разр дному выходу сдвигового регистра 11, разр дные выходы которого соединены с группой выходных шин 12, второй вход элемента ИВ сое динен с управл ющей шиной 13, а разр д ные выходы сдвигового регистра 7 - с : группой выходных шин 14, элемент И7ТИТ5, входы которого соединены с вы ходами элементов И б и 16, а выход подключен к входу сдвигового регистра 1 входы элемента И 16 соединены с управ л ющей шиной 17 и и 1ходной шиной 10, а первый вход элемента; 8 неравнозначности подключен к выходу элемента И 1 второй вход - к выходу элемента И 8, а выход соединен с входом сдвигового регистра 7 и выходной шиной 19. 4 Устройство дл мажоритарного декодиовани двоичных кодов работает следуюшим образом. Входной сигнал представл ет собой трехкратно повторенную двоичную последовательность X. Перед приемом кодограммы все разр ды сдвиговых регистров 7 и 11 наход тс в исходном coivто нии . Перва часть кодограммы Х через открытый элемент И 1 и элемент 18 неравнозначности поступает в сдвиговый регистр 7. Во врем приема второй чаоти кодограммы Х|2 открываетс и элемент И 4, через который она поступает на вход. элемента И 6, на второй вход которого поступает перва часть кодограммы с выхода сдвигового регистра 7. Результат логического перемножени во врем приема второй части кодограммы через элемент ИЛИ 15 поступает в сдвиговый регистр 11. Перва часть кодограммы с выхода сдвигового регистра 7 через элемент И 8, который открыт только во врем приема второй части кодограммы, поотупает на один из входов элемента 18 неравнозначности. Результат поразр дного суммировани первой и второй частей кодограммы ( Хп) поступает вновь на вход сдвигового регистра 7. Прием третьей части кодограммы зависит от результата поразр дного суммировани , снимаемого в параллельном коде с выходных шин 14 или в последовательном коде - с выходной шины 19. При этом, если X.® во всех разр дах, то прием третьей части кодограммы запрещаетс и информаци с выхода сдвигового регистра 11 поступает на выходную шину 10 через элемент ИЛИ 9 в последовательном коде или в параллельном коде - на выходные шины 12, и представл ет собой . Если X Ю , то прием третьей части кодограммы разрешаетс сигналом наличи ошибки с выходных шин 14 или 19. В этом случае треть часть кодограммы через открытый элемент И 4 поступает на вход элемента И 6, на второй вход которого поступает сигнал с выхода сдвигового регистра 7. Сигнал, полученный логическим перемножением () врем приема третьей части кодограммы, складыва сь логичеоки с сигналом . поступающим с выхода сдвигового регистра 11 на ajjeменте ИЛИ 9, псхггупает на выходную шину lOi Х( X,j)X,,V X X,Xj Таким образом, введение в предлагаемое устроство дл мажоритарного деко-. дированн двоичных кодов элементов И, ИЛИ и неравнозначности позвол ет сократить врем декодировани неискаженных сообщений по сравнению с известным в 1,5 раза. Формула изобретени Устройство дл мажоритарного декс дировани двоичных кодов, содержащее первый элемент И, первый вход которого соединен с первой управл ющей щиной, а второй вход подключен к входной щине и первому входу второго элемента И, второй вход: которого соединен с второй управл ющей Шиной, а выход - с первым входом третьего элемента И, второй вход которого подключен к последнему раэр днрму выходу перчвого сдвигового регистра и первому входу четвертого элемента И, а выход соединен с первым вхо дом основного элемента ИЛИ, выход которого подключен к первой выходной шине , а второй вход - к последнему разр д ному выходу второго сдвигового регистра разр дные выходы которого соединены с первой группой выходных шин, при этом второй вход четвертого элемента И соодинев с третьей управл ющей шиной, а разр дные выходы первого сдвигового регистра - с второй группой выходных шин, отличающеес тем, что, с целью повышени быстродействи , вв&дены элемент неравнозначности и дополнительные элементы И и ИЛИ, входы последнего из которых соединены с выходами третьего и дополнительного элементов И, а выход подключен к входу второго сдвигового регистра, входы дополнительного элемента И соединены с четвертой управл ющей шиной и первой выходной шиной, а первый вход элемента неравнозначности подключен к выходу первого элемента И, второй вход - к выходу четвертого элемента И, а выход соединен с входом первого сдвигового регистра и второй выходной шиной. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство «СССР № 497729, кл. Н ОЗ К 13/32, 15.О3.75.
- 2.Авторское свидетельство СССР № 387521, кл. Н 03 К 13/32, 16.09.73 (прототип).f17
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802924024A SU945988A1 (ru) | 1980-05-15 | 1980-05-15 | Устройство дл мажоритарного декодировани двоичных кодов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802924024A SU945988A1 (ru) | 1980-05-15 | 1980-05-15 | Устройство дл мажоритарного декодировани двоичных кодов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU945988A1 true SU945988A1 (ru) | 1982-07-23 |
Family
ID=20895496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802924024A SU945988A1 (ru) | 1980-05-15 | 1980-05-15 | Устройство дл мажоритарного декодировани двоичных кодов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU945988A1 (ru) |
-
1980
- 1980-05-15 SU SU802924024A patent/SU945988A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU945988A1 (ru) | Устройство дл мажоритарного декодировани двоичных кодов | |
KR960701537A (ko) | 순회부호 검출방법 및 장치(method and device for detecting a cyclic code) | |
SU1762319A1 (ru) | Устройство дл сдвига информации | |
SU842789A1 (ru) | Микропроцессорна секци | |
US4852022A (en) | Instructions seqencer for microprocessor with matrix for determining the instructions cycle steps | |
JPS55158752A (en) | Receiving system for inverse double transmission data | |
SU634276A1 (ru) | Накапливающий сумматор | |
SU964619A1 (ru) | Лингвистический терминал | |
SU913367A1 (ru) | Устройство для сравнения двоичных чисел 1 | |
SU847509A1 (ru) | Декодер | |
SU607226A1 (ru) | Устройство дл определени медианы | |
SU1280612A1 (ru) | Устройство дл делени в избыточном коде | |
SU1367164A1 (ru) | Декодер рекуррентной последовательности | |
SU1277387A2 (ru) | Делитель частоты следовани импульсов | |
SU525149A1 (ru) | Устройство дл сокращени избыточности информации | |
SU881731A1 (ru) | Шифратор двоично-дес тичного кода | |
SU1741271A2 (ru) | Преобразователь кодов | |
SU902282A1 (ru) | Устройство дл приема информации по двум параллельным каналам св зи | |
SU788107A1 (ru) | Устройство дл сложени чисел | |
SU1691893A2 (ru) | Устройство дл сдвига информации с контролем | |
RU1805461C (ru) | Ячейка однородной структуры | |
SU1631729A1 (ru) | Устройство дл преобразовани двоичного кода в двоичный унитарный код | |
SU711568A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU561958A1 (ru) | Двоично-дес тичный шифратор | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ |