SU842789A1 - Микропроцессорна секци - Google Patents

Description

(54) МИКРОПРОЦЕССОРНАЯ СЕКЦИЯ

1

Изобретение относитс  к вычислительной технике и может быть использовано при- построении универсальных

ЭВМ.

Известна микропроцессорна  секци  содержаща  О-триггеры и элементы И

Недостаток ее - ограниченные функциональные возможности.

Известна также микропроцессорна  секци , содержаща  регистр-аккумул тор и группы шин f2.

Недостаток этой секции - ограниченный набор переключательных функций .

Наиболее близкой по технической сущности к предлагаемой  вл етс  микропроцессорна  секци , содержаща  регистр-аккумул тор, группы шин управлени , шины данных функционального переноса и шину тактовых импульсов . f2 .

Недостаток известной секции - ограниченные функциональные возможности , обусловленные тем,, что каждый разр д результата и функ циональный перенос влево описываютс  ограниченным набором переключательных функций трех аргументов: разр дов операндов и функционапьного переноса влево з

предыдущего разр да. Это позвол ет реализовать лишь шесть основных операций , выполн емых за один такт синхронизации: арифметическое сложение в дополнительных кодах, поразр дные логические сложение, умножение и инверси  суммы по mod 2 сдвиг влево и вправо на один разр д. Функциональный перенос вправо сводитс  к одной

операции - сдвигу вправо на один разр д.

Цель изобретени  - расширение функциональных возможностей микропроцессорной секции.

Поставленна  цель достигаетс 

тем, ч:то в микропроцессорную секцию, содержащую триггеры нулевого и первого разр дов группы шин управлени , входные и выходные шины дайных, входную и выходные шины функционального переноса влево, входную и первую выходную шины функционального переноса вправо и шину тактовых импульсов, соединенную с синхронизирующими входами

триггеров нулевого и первого разр дов, дополнительно введены втора  выходна  шина функционального переноса вправо и первый, второй третий, четвертый, Jп тый, шестой, седьмой и восьмой муль ,типлексоры, причем перва , втора .

треть  и четверта  группы шин управлени  соединены с информационными входами соответственно первого, второго, третьего и четвертого мультиплексоров , первые управл ющие входы которых соединены с входнойшиной данных а вторые управл ющие входы первого, второго и третьего мультиплексоров соединены с первой входной тиной функционального переноса влево, третий управл ющий вход первого мультиплексора соединен с выходом триггера нулевого разр да, первый выходной шиной данных и вторым управл ющим входом четвертого мультиплексора, выход которого соединен с первой выходной шиной .функционального переноса вправо, а третий управл ющий вход четвертого мультиплексора - со второй выходной шиной функционального переноса вправо, с третьими управл ющими входами второго и третьего мультиплексоров , втора  входна  шина данных соединена с первыми управл ющими входами п того, шестого, седьмого и восьмого мультиплексоров, информационные входы которых соединены соответственно с первой, второй,третьей и четвертой группами шин управлени , вторые управл ющие входы п того, шестого и седьмого мультиплексоров соединены с выходами первого мультиплексора и с первой выходной шиной функционального переноса влево, третий управл ющий вход п того мультиплексора соединен с выходом триггера первого разр да, со второй выходной шиной данных и со вторым управл ющим входом восьмого мультиплексора, третий управл ющий вход которого соединен с третьими управл ющими входами шестого и седьмого мультиплексоров и со входной шиной функционального переноса вправо, Выход п того мультиплексора соединен со второй выходной шиной функционального переноса влево, выход шестого мультиплексора соединен с шестым J-входом триггера первого разр да, к вход которого соединен с инверсным выходом седьмого мультиплексора , выход восьмого мультиплексора соединен со второй выходной шиной функционального переноса вправо, выход второго мультиплексора соедине с J-входом триггера нулевого разр да к-вход которого соединен с инверсным выходом третьего мультиплексора.

На чертеже представлена функциональна  схема микропроцессорной секции .

Схема содержит, триггеры 1 и 2 нулевого и первого разр дов, первую, вторую, третью и четвертую группы шин 3-6 управлени , первый, втсфой, третий и четвертый .мультиплексоры 7-10, первую входную ишну 11 данных и входную шину 12 функционального переноса влево, первые выходные шины данных 13 и функционального переноса

вправо 14, вторую выходную шину 15 функционального переноса вправо, вторук ) входную шину 16 данных, п тый, шестой, седьмой и восьмой мультиплексоры 17-20, первую выходную шину 21 функционального переноса влево,,вторую выходную шину 22 данных, входную шину 23 функционального переноса вправо , вторую выходную шину 24 функционального переноса влево и шину 25 тактовых импульсов.

Микропроцессорна  секци  работает следук цим образом.

Claims (2)

1. Двоичный код, подаваемый по группам шин 3-6 управлени  задает вид реализуемой операции над Двум  оперендами , один из ко.торых записан в триггер 1 и 2, а второй установлен на входных шинах 11 и 16 данных. На выходах мультиплексоров 8,9 и18 и 19 формируютс  сигналы, определ ющие нулевой и первый соответственно разр ды кода результата операции. При этом i-тый разр д результата (нулевой или первый  вл етс  переключательной функцией четырех аргументов: сигнала на i-той выходной шине данных первой 13 или второй 22, сигнала на i-тойвходной шине данных (первой 11 .или второй 16) сигнала функционального переноса влево, поступающего по входной шине 12 функционального переноса влево или непосредственно с выхода мультиплексора 7 и сигнала функционального переноса вправо, поступающего непосредственно с выхода мультиплексора 20 или по входной шине 23 функционального переноса вправо. Вид этой функции определ етс  двоичным кодом, подаваемым по группам шин 4 и 5 управлени . Одновременно на выходах мультиплексоров 7 и 10 формируютс  сигналы функциональных переносов из нулевого разр да влево и вправо, которые , поступают на первые выходные шины функционального переноса влево 21 и вправо 14 соответственно. Аналогично на выходах мультиплексоров 17 и 20 форг шруютс  сигналы функционального переноса из первого разр да лево и вправо, которые поступают на вторые выходные шины функционального переноса влево 24 и вправо 15соответственно . Сигналы функционального перенса влево i -того разр да  вл ютс  преключательными функци ми трех аргументов: сигнала на i-той выходной шине данных (первой 13 или второй 22) сигнала на i-той входной шине данных (первой 11 или второй 16) и сигнала функционального переноса влево из (i-l)-ro разр да, поступающего по входной шине функционального переноса влево 12 или непосредственно с выхода мультиплексора 7. Сигналы функционального переноса вправо из i-того разр да  вл ютс  переключательными функци ми трех аргументов: сигнала на i-той выходной шине данных (первой 13 или второй 22), сигнгша на I:ТОй входной шине данных (первой 11 . или второй 16) и сигнала функциональ ного переноса вправо из {i+l)-ro разр да, поступающего непосредственно с выхода мультиплексора 20 или по входной шине 23 функционального пере носа вправо. Вид этих функций определ етс  двоичными кодами, подаваемы ми по rpiynnaM шин 3 и 6 управлени . По фронту тактового импульса, пос упающего по шине 25 тактовых импул сов на вход синхронизации триггеров 1 и 2, происходит запись кода резуль тата операции в разр ды триггеров 1 и 2. Этот код подаетс  на первую 13 и вторую 22 выходныешины данных. Код, записанный в триггерах 1 и 2 ос таетс  неизменным до прихода фронта, следующего тактового имПульса. Эффективность изобретени  заключа етс  в расширении функциональных воз можностей микропроцессорной секции, за счет обеспечени  реализации 2 4,294 (количество возможных кодовых комбинаций на четырех группах шин управлени ) различных арифметико-логических операций с дву м  операндами, кажда  из которых выполн етс  за один такт синхронизации . Это обусловлено тем, что каждый разр д результата описываетс  полным набором всех возможных переключатель ных функций четырех аргументов: разр дов операндов и функциональных переносов влево и вправо. А каждый фун циональный перенос влево и вправо описываетс  полным набором всех возможных переключательных функций трех аргументов: разр дов операндов и фун кционального переноса влево из преды дущего разр да или вправо из последующего , соответственно. Предлагаема  секци  позвол ет реализовать 16 пора.зр дных логических операций , из которых лишь 3 выполн ютс  известной секцией, а также совмещенныеоперации , например арифметичес1$ое сложение в дополнительных кодах с одновре менным инвертированием или другим . преобразованием кода результата и т.п. Реализаци  за один такт совмещенных арифметико-логических операций позвол ет повысить быстродействие микропроцессорной секции. Формула изобретени  Микропроцессорна  секци , содержаща  триггеры нулевого .и первого разр да , группы шин управлени , входные и выходные шины данных, вводную и выходные шины функционального переноса влево, входную и первую выходную ши- ну функционального переноса вправо и ,шину тактовых импульсов,соедиЕщнную с синхронизирую1дими входами триггеров нулевого и первого разр да, о тличающа с  тем, что, с целью расширени  функциональных возможностей за счет увеличени  числа арифметико-логических операций с операндами , в нее дополнительно введены втора  выходна  шина функционального переноса вправо, первый, второй, третий , четвертый, п тый, шестой, седьмой и восьмой мультихгпексоры, причем перва , втора , треть  и четверта  группы шин управлени  соединены с информационными входами соответственно первого, второго, третьего и четвертого мультиплексоров, первые управл ющие входы которых соединены с пергвой входной шиной данных, а вторые управл ющие входы первого,, второго и третьего мультиплексоров соединены с входной шиной функционального переноса влево, третий управл ющий вход Первого мультиплексора соединен с выходом триггера нулевого разр да первой выходной шиной данных и вторым управл ющим входом четвертого мультиплексора, выход которого соединен с первой выходной шиной функционального переноса вправо, а третий управл ющий вход четвертого мультиплексора - со второй выходной шиной функционсшьного переноса вправо, и с третьими управл ющими входами второго и третьего мультиплексоров, втора  входна  шина данных соединена с первыми управл ющими входами п того, шестого, седьмого и восьмого мультиплексоров , информационные входы которых соединены соответственнос первой , второй, третьей и четвертой группами шин управлени , вторые управл ющие входы п того, шестого и седьмого мультиплексоров соединены с выходами первого мультиплексора и с первой выходной шиной функционального переноса влево, третий управл ющий вход п того мультиплексора соединен с выходом триггера первого разр да, со второй выходной шиной данных и со вторым управл ющим входом восьмого мультиплексора, третий управл клций вход которого соединен с третьими управл ющими входами шестого и седьмого мультиплексоров и со входной шиной функционального переноса вправо , выход п того мультиплексора соединен со второй выходной шиной функционального переноса влево, выход шестого мультиплексора соединен с J-входом триггера, первого разр да, К-вход которого соедине.н с инверсньич выходом седьмого мультиплексора, выход восьмого мультиплексора соединен со второй выходной шиной функционального переноса вправо, выход второго мультиплексора соединен с J-входом шриггера нулевого разр да, к-вход которсэго соединен с инверсным выходом третьего мультиплексора. Источники информации, прин тые во внимание при экспертизе ; . ; . 5 . 1.За вка Японии № 52-13706, кл. 98/5/ОТ, 1977.
2. 2.Зарубежна  электронна  техника , - М-ЦНИИ Электроника, 1977, № 9, с. 19-21 (прототип).