SU805415A1 - Регистр сдвига - Google Patents

Регистр сдвига Download PDF

Info

Publication number
SU805415A1
SU805415A1 SU782573235A SU2573235A SU805415A1 SU 805415 A1 SU805415 A1 SU 805415A1 SU 782573235 A SU782573235 A SU 782573235A SU 2573235 A SU2573235 A SU 2573235A SU 805415 A1 SU805415 A1 SU 805415A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
trigger
inputs
inverter
output
Prior art date
Application number
SU782573235A
Other languages
English (en)
Inventor
Владимир Иванович Горячев
Борис Мансурович Мансуров
Original Assignee
Организация П/Я В-8466
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Организация П/Я В-8466 filed Critical Организация П/Я В-8466
Priority to SU782573235A priority Critical patent/SU805415A1/ru
Application granted granted Critical
Publication of SU805415A1 publication Critical patent/SU805415A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

1
Изобретение относитс  к вычислительной технике, в частности к проетированию прот женных сдвигающих регистров {ПСР однотактного действи , свободных от  влени  сост заний логических элементов размножителей мощности.
Известен сдвигающий регистр,который содержит группы триггеров, объединенные между собой через элементы выполн ющие функции запрет 1.
Однако быстродействие такого регистра зависит от числа групп, состайл ющих регистр, что  вл етс -его недостатком.
Наибол-эе близким по технической сущности  вл етс  регистр сдвига, быстродействие которого практичесKif не зависит от разр дности. Этот рэгистр содержит разр дные группы, инверторы-размножители мощности и . дополнительные .межгрупповые триггеры R- S-типа, выполненные на двух элементах И-ЙЛИ-НЕ 2.
Недостатком такого регистра сдвига - вл етс  наличие дополнительных элементов, которые усложн ют структурную схему регистра и вместе с тем увеличивают нагрузки регистра по шине сдвига Т. Последнее объ сн етс  тем, что своими тактовыми входами дополнительные триггеры подключены к шине сдвига, а не к отдельному элементу.
Цель изобретени  - упрощение регистра сдвига.
Поставленна  цель достигаетс  тем, что в регистре сдвига, содержащем группы последовательно сое0 диненных ЗК-триггеров, инверторы, информационные шины, соединенные с Л - и К-входами первого триггера первой группы, тактовую шину, соединенную со входом первого инвертора,
5 выход которого подключен ко входам вторых инверторов, первые J-и К-входы первого триггера каждой группы r oдcoeдинeныvсоответственно, к выходам последнего триггера предыдущей, группы,вторйе 3 -и К-входы neplioro триггера каждой группы соединены с С-входами триггеров предыдущей группы и выходом инвертора группы, С-входы триггеров каждой группы сое5 динены с выходом инвертора данной группы и вторым J-входом первого триггера последующей группы.
На чертеже изображена функциональна  схема предлагаемого регистре
0 сдвига.
Он содержит группы 1.1 - 1. h(где h - число разр дов ) ЗК-триггеров 2 первый инвертор 3, вторые инверторы
4.1- 4.И , тактовую шину 5 и информ .ционные шины 6, Каждый разр дный триггер 2 выполнен по схеме M.dSter-Stave и работает в режиме триггера с внутренней задержкой. Последнее означает, что информаци  на выходе такого триггера по вл етс  после окончани  тактирующего сигнала (см., например, триггер ITK342).
Устройство работает следующим образом.
При поступлении импульса сдвига .с уровнем логической 1 на вход инвертора 3 на его выходе формируетс  уровень логического О. Последни поступает на входы инвертора 4.1-4П каждой из групп 1.1-1. и . В результате , на их выходах формируетс  уровень логической 1, обеспечивающий запись информации из разр дных ЭК-триггеров 2 от предыдущего триггера . При этом разброс задер ек выключени  0 инвертов 4.1-4. 7 не вли ет на процесс записи информации.
Рассмотрим вли ние разброса згщержек включени  инверторов 4.1-411 на процесс сдвига.
Предположим, что инвертора
4.2больше, чем iC,Q инвертора 4.1,
е. 104.а Ло4.
В этом случае по окончании импульса сдвига сначала формируетс  уровень на выходе инвертора 4.1, и информаци  в первой группе 1.1 оказываетс сдвинутой на один разр д вправо.
Поскольку на выходе инвертора 4.2 группы 2 продолжает действовать уровень 1, то если бы не было св зи с выхода инвертора 4.1 предыдущей (в данном случае первой) группы 1.1 на входы Og К 2 входного триггера 2 следующей группы 1.2, нова  информаци , по вивша с  на выходе последнего триггера предыдущей группы 1.1, могла бы повторно записатьс  в входной триггер следующей группы 1.3. Последнее приводит к сбою информации в регист.ре, что недопустимо. Поскольку при 3 К О триггер 3 - К типа сохран ет свое предыдущее состо ние независимо от наличи  сигнала на тактовой шине 5, то следовательно, одновременно с формированием О на выходе инверTujpa 4.1 блокируетс  прием информации в входной триггер каждой последуквдей группы l.n и тe самым обеспечиваетс  бессбойна  передача информации между группами 1.1 - 1. И , независимо от разброса задержек инверторов 4.1 - 4.п.
Информаци  в группах 1.2 - 1.И оказываетс  сдвинутой вправо после формировани  сигналов с уровнем О на выходах инверторов 4.2 - 4.И . Таким образом, fio сравнению с известным в предлагаемом регистре исключены дополнительные, межгрупповые элементы пам ти.
Поскольку в предлагаемом регистре тактова  шина 5 подключена непосредственно к инвертору 3, а выходы инверторов 4.1 -г 4. И подключены к тактовым входам триггеров 2 своей группы и к информационным входам одного из триггеров 2 следующей
0 ГРУППЫ, то такие регистры обладают минимальным эквивалентом нагрузки по шине сдвига.

Claims (2)

  1. Формула изобретени .-
    Регистр сдвига, содержащий группы последовательно соединенных Зк-триггеров , инверторы, информационные шины, соединенные с О- и К-входами.
    0 первого триггера первой группы , тактовую шину, соединенную со входом первого инвертора, выход которого подключен ко входам вторых инверторов , отлич ающийс 
    5 тем, что, с целью упрощени  регистра сдвига,в нем первые Д-и К-входы первого триггера каждой группы подсоединены , соответственно, к выходам последнего триггера предыдущей групQ пы, вторые 3-й К-входы первого триггера каждой группы соединены с С-входами триггеров предыдущей группы и выходом инвертора данной группы , С-входы триггеров каждой группы соединены с выходом инвертора данной группы и вторым 3-входом первого триггера последующей группы.
    Источники информации, прин тые во внимание при экспертизе 1..Авторское свидетельство СССР
    0 № 61-6652, кл. .G11 с 19/00, 03.11.75.
  2. 2. Авторское свидетельство СССР по за вке № 2453168/18-24, кл. G11 С 19/00, 05.09.77 (прототип ).
SU782573235A 1978-01-26 1978-01-26 Регистр сдвига SU805415A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782573235A SU805415A1 (ru) 1978-01-26 1978-01-26 Регистр сдвига

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782573235A SU805415A1 (ru) 1978-01-26 1978-01-26 Регистр сдвига

Publications (1)

Publication Number Publication Date
SU805415A1 true SU805415A1 (ru) 1981-02-15

Family

ID=20746036

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782573235A SU805415A1 (ru) 1978-01-26 1978-01-26 Регистр сдвига

Country Status (1)

Country Link
SU (1) SU805415A1 (ru)

Similar Documents

Publication Publication Date Title
DE3687407D1 (de) Logische schaltung mit zusammengeschalteten mehrtorflip-flops.
KR910002119A (ko) 신호발생기
US4387294A (en) Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu
SU805415A1 (ru) Регистр сдвига
JP3013800B2 (ja) 非同期fifo回路
SU894714A1 (ru) Микропроцессорный модуль
SU1050114A1 (ru) Распределитель импульсов
SU743036A1 (ru) Устройство сдвига цифровой информации
SU769621A1 (ru) Буферное запоминающее устройство
SU809387A1 (ru) Устройство сдвига
SU1086459A1 (ru) Устройство дл сдвига импульсов
SU924704A1 (ru) Устройство дл возведени в куб
SU1116426A1 (ru) Устройство дл поиска чисел в заданном диапазоне
RU2012037C1 (ru) Процессор для реализации операций над элементами нечетких множеств
SU1624532A1 (ru) Д-триггер
SU1753469A1 (ru) Устройство дл сортировки чисел
SU1013959A1 (ru) Устройство дл определени четности информации
SU790304A1 (ru) Коммутатор
SU809156A1 (ru) Устройство дл последовательногоВыдЕлЕНи ЕдиНиц из п-РАзР дНОгОКОдА
JP2504949B2 (ja) シフトレジスタ
SU951402A1 (ru) Устройство дл сдвига информации
SU798998A1 (ru) Ячейка пам ти дл буферного запо-МиНАющЕгО уСТРОйСТВА
SU1162040A1 (ru) Цифровой накопитель
SU1469563A1 (ru) Устройство дл имитации искажений телеграфных сигналов
SU1095397A1 (ru) Преобразователь двоичного сигнала в балансный п тиуровневый сигнал