SU1624532A1 - Д-триггер - Google Patents

Д-триггер Download PDF

Info

Publication number
SU1624532A1
SU1624532A1 SU894637968A SU4637968A SU1624532A1 SU 1624532 A1 SU1624532 A1 SU 1624532A1 SU 894637968 A SU894637968 A SU 894637968A SU 4637968 A SU4637968 A SU 4637968A SU 1624532 A1 SU1624532 A1 SU 1624532A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
flip
elements
inputs
output
Prior art date
Application number
SU894637968A
Other languages
English (en)
Inventor
Анатолий Сергеевич Волков
Георгий Георгиевич Гришин
Александр Дмитриевич Капралов
Андрей Ашотович Мадатов
Original Assignee
Предприятие П/Я Г-4677
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4677 filed Critical Предприятие П/Я Г-4677
Priority to SU894637968A priority Critical patent/SU1624532A1/ru
Application granted granted Critical
Publication of SU1624532A1 publication Critical patent/SU1624532A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  контролепригодных последовательностных устройств. Целью изобретени   вл етс  расширение области применени  D-триггера за счет использовани  его в устройствах с встроенным аппаратным контролем , в основе которого лежат сдвиговые регистры. Проверка устройств, построенных на таких D-триггерах, может осуществл тьс  при любом логическом уровне системного синхросигнала С 1. Кроме того, предлагаемый D-триггер может быть использован дл  построени  сдвиговых регистров практически любой разр дности, что особенно актуально дл  БИС и СБИС. Цель изобретени  достигаетс  введением в известный динамический D-триггер. содержащий шесть элементов Й-НЕ 1-6, п ти элементов И-НЕ 7-11 и дополнительных св зей. 3 ил., 1 табл. сл сь ю -N сл со ю

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении контролепригодных последовательных устройств.
Цель изобретени  - расширение области применени  D-триггера за счет возмож- ности его использовани  в контролепригодных последовательностиых устройствах.
На фиг 1 приведена схема предложенного D-триггера; на фиг. 2 - его условное графическое обозначение; на фиг. 3 - схема сдвигового регистра на данных D-тригге- рах.
D-триггер (фиг. 1) содержит одиннадцать элементов И-НЕ 1-11, S-вход 12, R- вход 13, первый 14 и второй 15 С-входы, первый 16 и второй 17 D-входы, СН-вход 18 выбора режима работы, пр мой (Q) 19 и инверсный (Q) 20 выходы и выход 21 синхронизации (Р-выход). Первый С-вход (С1)  вл етс  системным, а второй С-вход (С2) - контрольным.
D-триггер работает следующим образом .
В режиме работы по системному синхросигналу (СН 1, С2 0) на четвертых входах первого, второго,третьего, четвертого , п того и шестого элементов И-НЕ (фиг. 1) обеспечиваетс  уровень 1. При этом D- триггер представл ет собой известный динамический D-триггер с установочными S- и R-входами, запись системных данных в который осуществл етс  с О1-входа по положительному фронту системного синхросигнала С1.
В режиме многоразр дного сдвигового регистра (СН О, S 1, R 1) на первых входах третьего и п того элементов И-НЕ (фиг. 1) обеспечиваетс  уровень 1. При этом элементы И-НЕ 7-10, И-НЕЗ и5 также представл ют собой динамический D-триггер , запись данных в который осуществл етс  с 02-входа по положительному фронту синхросигнала С2. Установочные входы в этом режиме не используютс .
В таблице приведены состо ни  D- триггера, где X - произвольный уровень сигнала (О или 1).
Соединение D-триггеров 22 в многоразр дный сдвиговый регистр показано на фиг. 3. Каждый D-триггер 22 представл ет собой один разр д сдвигового регистра (входы S,R,C1, D1 не показаны). При этом выход Q и вход С2 каждого предыдущего разр да сдвигового регистра соединен с входом D2 и выходом Р каждого последующего разр да соответственно. Выход Р первого разр да сдвигового регистра не используетс . Вход D2 первого разр да
сдвигового регистра  вл етс  входом 23 сканировани , через который в провер емую схему последовательным кодом задаютс  данные, требуемые на очередном
этапе проверки. Выход Q последнего разр да сдвигового регистра  вл етс  выходом 24 сканировани , через который последовательно выводитс  результат предыдущего этапа проверки,
Переход из режима работы по системному синхросигналу в режим сдвига осуществл етс  подачей на входы СН 25 всех D-триггеров уровн  О.
Состо ние последнего разр да сдвигового регистра может быть прочитано до начала сдвига. В отсутствие синхросигнала 26 сдвига (С2 0) бистабильные  чейки каждого разр да сдвигового регистра, образованные седьмым и восьмым, а также дев тым и
дес тым элементами И-НЕ (фиг. 1), предустанавливаютс  выходом Q предыдущего разр да (фиг. 3). При этом выход одиннадцатого элемента имеет уровень О. По-положительному фронту синхросигнала сдвига,
поступающему на вход С2 последнего разр да сдвигового регистра, осуществл етс  установка бистабильных  чеек в соответ- ствии с данными, поступившими на вход D2 этого разр да. Уровень О, по вл ющийс 
на выходе восьмого или дес того элементов И-НЕ после положительного фронта синхросигнала сдвига, осуществл ет установку D-триггера, образованного третьим и п тым элементами, и формирует на выходе
одиннадцатого элемента положительный фронт сигнала Р, используемого в качестве синхросигнала сдвига С2 в предыдущем разр де сдвигового регистра и т. д. Сдвиг на один разр д будет завершен после поступлени  сигнала Р на вход С2 первого разр да и установки первого разр да в состо ние, соответствующее входу сканировани . Таким образом, благодар  тому, что распространение синхросигнала сдвига всегда
осуществл етс  от более старшего разр да регистра к более младшему, достигаетс  выполнение операции сдвига без риска сбо . Окончание синхросигнала сдвига (С2 - 0) сначала предустанавливает бистабильные
0  чейки D-триггера последнего разр да сдвигового регистра и формирует отрицательный фронт сигнала Р, который распростран  сь на предыдущие разр ды сдвигового регистра, предустанавливает
5 бистабильные  чейки остальных D-триггеров до по влени  следующего синхросигнала сдвига.
После определенного числа сдвигов состо ние сдвигового регистра (результат
проверки) может быть прочитано полностью .
Переход из режима сдвига в режим работы по системному синхросигналу осуществл етс  подачей на входы СН всех D-триггеров уровн  1 при условии С2 1, т. е. непосредственно сразу после окончани  последнего сдвига. Благодар  наличию уровн  1 на входе С2 и св з м выхода дес того элемента И-НЕ с четвертым входом первого элемента И-НЕ, а также выхода восьмого элемента И-НЕ с четвертым входом шестого элемента И-НЕ в D-тригге- рах сохран етс  информаци , записанна  в режиме сдвига, несмотр  на положительный фронт, формируемый на входе СН при переходе из режима сдвига.

Claims (1)

  1. Существенным отличием предложенного D-триггера  вл етс  то, что при построении многоразр дного сдвигового регистра нагрузка на синхросигнал сдвига невелика и не зависит от числа разр дов этого регистра , т. е. всегда фиксирована. D-триггер позвол ет построить сдвиговый регистр произвольной разр дности без риска сбо  при выполнении операции сдвига. Формула изобретени  D-триггер, содержащий шесть элементов И-НЕ, причем выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ, выход которого соединен с первыми входами первого, третьего и четвертого элементов И-НЕ, выход четвертого элемента И-НЕ соединен с первыми входами п того и шестого элементов И-НЕ, выход шестого элемента И-НЕ соединен с вторыми входами первого и четвертого элементов И-НЕ, третий вход первого и второй вход
    третьего элементов И-НЕ  вл ютс  S-RXO- дом D-триггёра, вторые входы второго, п того и шестого элементов И-НЕ  вл ютс  R-входом D-триггера, третьи входы второго 5 и четвертого элементов И-НЕ  вл ютс  первым С-входом D-триггера, а третий вход шестого элемента И-НЕ - первым D-вхо- дом D-триггера, выходы третьего и п того элементов И-НЕ соединены соответствен0 но с третьими входами п того и третьего элементов И-НЕ и  вл ютс  пр мым и инверсным выходами D-триггера, отличающийс  тем, что, с целью расширени  области применени  за счет возможности
    5 использовани  D-триггера в контролепри- годных последовательностных устройствах, в него введены седьмой, восьмой, дев тый, дес тый и одиннадцатый элементы И-НЕ, причем выход седьмого элемента И-НЕ со0 единен с первыми входами восьмого и дев того элементов И-НЕ, выход дев того элемента И-НЕ соединен с первым входом дес того элемента И-НЕ, выход которого соединен с четвертыми входами первого и
    5 третьего, вторыми входами восьмого и дев того и первым входом одиннадцатого элементов И-НЕ, выход восьмого элемента И-НЕ соединен с четвертыми входами п того и шестого, первым входом седьмого и
    0 вторым входом одиннадцатого элементов И-НЕ, третий вход восьмого и второй вход дес того элементов И-НЕ  вл ютс  вторым С-входом D-триггера, а второй вход седьмого элемента И-НЕ - вторым D-выходом
    5 D-триггера, четвертые входы второго и четвертого элементов И-НЕ  вл ютс  входом выбора режима работы, а выход одиннадцатого элемента И-НЕ - выходом синхронизации D-триггера.
    12
    -OS
    /7
    16
    18
    и
    15
    15
    ъг
    19
    si
    CH
    II
    Q О
    го
    с/
    С2
    21
    о/
    Фм. г
SU894637968A 1989-01-16 1989-01-16 Д-триггер SU1624532A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894637968A SU1624532A1 (ru) 1989-01-16 1989-01-16 Д-триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894637968A SU1624532A1 (ru) 1989-01-16 1989-01-16 Д-триггер

Publications (1)

Publication Number Publication Date
SU1624532A1 true SU1624532A1 (ru) 1991-01-30

Family

ID=21423024

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894637968A SU1624532A1 (ru) 1989-01-16 1989-01-16 Д-триггер

Country Status (1)

Country Link
SU (1) SU1624532A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU182852U1 (ru) * 2018-06-28 2018-09-04 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") Динамический d-триггер

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Киносита К. и др. Логическое проектирование СБИС. М.: Мир. 1988, с. 291-296. Применение интегральных микросхем в электронной вычислительной технике. Справочник / Под ред. Б.Н. Файзулаева, Б.В. Тарабрина. М.: Радио и св зь, 1987, с. 32, рис. 3-15. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU182852U1 (ru) * 2018-06-28 2018-09-04 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") Динамический d-триггер

Similar Documents

Publication Publication Date Title
KR880009381A (ko) 반도체 집적회로장치
US5467354A (en) Test control circuit for controlling a setting and resetting of a flipflop
US20010028629A1 (en) Self-synchronous transfer control circuit and data driven information processing device using the same
US4913557A (en) Intergrated logic circuit having testing function circuit formed integrally therewith
KR100238869B1 (ko) 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치
KR950012058B1 (ko) 레지스터 제어 회로
SU1624532A1 (ru) Д-триггер
KR20040003562A (ko) 동기식 반도체 기억장치의 테스트 모드 진입회로
KR100389038B1 (ko) 레이트 라이트 기능을 갖는 동기형 에스램 장치
US20020018539A1 (en) Multi-bit counter
JP2639105B2 (ja) Mos型シフトレジスタ
KR19990029006A (ko) 확장 칩 선택 리셋 장치 및 방법
JPH0969286A (ja) 半導体記憶装置
SU1531172A1 (ru) Параллельный асинхронный регистр
JP3236235B2 (ja) トグルフリップフロップ
SU949657A1 (ru) Микропрограммное управл ющее устройство
JPH01126572A (ja) Lsiのテスト信号発生回路
SU1205142A1 (ru) Устройство управлени обращением к сверхоперативной пам ти
SU1195364A1 (ru) Микропроцессор
JPH02280263A (ja) マイクロプロセッサ
SU1427366A1 (ru) Микропрограммный модуль
JPS59211317A (ja) フリツプフロツプ
JP2508322B2 (ja) シリアルi/o回路内臓マイクロコンピュ―タ
SU1175016A1 (ru) Триггер
US5790894A (en) Data processing with improved register bit structure