SU1205142A1 - Устройство управлени обращением к сверхоперативной пам ти - Google Patents

Description

1

Изобретение относитс  к вычисли- тельной технике и может быть использовано в процессорах ЭВМ.

Цель изобретени  - повышение, быстродействи .

На фиг. 1 изображена функ1Д1ональ- на  схема устройства; на фиг.2 - временна  диаграмма вьшолнени  команды; на фиг.З - временна  диаграмма совмещенного выполнени  команд.

Устройство содержит регистр 1 адреса результата, регистр 2 адреса базы , регистр 3 адреса индекса, схемы 4-7 сравнени , элемент ИЛИ 8, триггеры 9 и 10, элементы И 11 - 16, ин- версный выход 17 триггера-, входы 18 адреса записи результата устройства, 19 адреса индекса устройства, 20 адреса базы устройства, 21 признака записи адреса результата, 22 признак записи индекса и базы, 23 признака записи результата в смежные  чейки пам ти устройства, выход 24 признака запрета обращени  устройства, вход 25 тактовых импульсов устройства.

Устройство работает следующим образом .

В качестве сверхоперативной пам ти используютс  регистры общего назначени  ЕС ЭВМ.

Структура команд, прин тых в ЕС ЭВМ, требует следующей последовательности действий: выборка команд из пам ти и распаковка команд; формирование адреса и выбор операнда, на- пример, дл  команд формата РХ адрес операнда формируетс  путем сложени  базы и индекса, хран щихс  в регистрах общего назначени  с некоторым кодом в адресной части команды; вы- полнение действий и запись результата .

Эти последовательные действи  назовем этапами обработки команд и обозначим буквой Э с соответствую- щими индексами Э1, Э2, ЭЗ (фиг.2). Дл  повышени  производительности одновременно обрабатываютс  несколько последовательных команд, наход щихс  на разных этапах обработки. На фиг.З приведена временна  диаграмма обработки команд К, К4-1,

При одновременной обработке команды К, например типа умножение М, и какой-либо команды К+1, например формата RX (фиг.З), возможна ситуаци : команда К на этапе ЭЗ проводит запись результата в смежные регист42

ры общего наанлчени , которые должны использоватьс  (К+1)-й командой на этапе ЭЗ в качестве регистров индекса и (или) базы. Необходимо прекратить одновременную обработку команд К, К+1: прекратить выполнение команды К+1 и продолжить ее выполнение после окончани  команды ТС (окончание записи результата).

При выполнении команды К типа умножение М на этапе Э1 в момент времени i, (фиг.З) по сигналу логической единицы на входе 23 устройства (признак записи в смежные регистры общего назначени ) тактовым импульсом 25 производитс  установка триггера 9 в единичное состо ние. На вторых входах элементов И 11 - 14 устанавливаютс  уровни логического нул .

На входы схем 6 и 7 сравнени  поступают сигналы с выходов элементов И 11 - 14, обеспечивающие получение уровн  логической единицы на вторых входах элементов И 15 и 16. Установкой в единичное состо ние триггера 9 обеспечиваетс  блокировка работы схем 6 и 7 сравнени . В сравнении участвуют только 0-2 разр ды регистров 1 - 3 (регистры адреса - четырехразр дные ) .

В момент времени ij (фиг.З) по сигналу (Признаку этапа ЭЗ), поступающему на вход 21 устройства, адре записи результата выполнени  команды К с входа 18 устройства поступае на регистр 1 (этап ЭЗ команды К); по сигналу (признаку этапа Э1) , поступающему на вход 22 устройства, адреса индекса и базы команды К+1 с входа 19 устройства и входа 20 устройства поступают на регистр 2 и регистр 3 (этап Э1 команды К+1).

I При равенстве адресов записи результата выполнени  команды К и адреса индекса и или}. базы команды К+1 сигналы логической единицы с выходов схемы 4 сравнени  и (или) схемы 5 сравнени  через элементы И 15 и 16, ИЛИ 8 устанавливают по тактовому испульсу 25 в единичное состо ние триггер 10. Сигнал, по вл ющийс  на выходе 24 устройства, используетс  дл  прекращени  вьтолнени  команды К+1. Если же команда К требует за писи в один регистр общего назначе31205142

ни , то на этапе Э1 выполнени  ко- с  сравнени  0-3 разр дов ре-манда К не производитс  установка гистров адреса на схемах 4 - 7 триггера 9 и тем самым обеспечивают- сравнени .

3f

к}

К-и

Составитель М.Силин Редактор Е.Копча Техред М.Па роцайКорректор Л1илипенко

Заказ 8536/51 Тираж 709Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб.,

Филиал ППП Патент, г. Ужгород, ул. Проектна , 4

92

ЗЪ

It.

ipufS

Claims (1)

1. УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К СВЕРХОПЕРАТИВНОЙ ПАМЯТИ, содержащее две схемы сравнения, два триггера, элемент ИЛИ, регистр адреса результата, регистр адреса индекса и регистр адреса базы, причем входы адреса результата устройства, адреса индекса устройства и адреса базы устройства подключены к информационным входам регистров соответственно 'адреса результата, адреса индекса и адреса базы, синхровход регистра адреса результата устройства подключен к входу признака записи адреса результата устройства, вход признака записи индекса и базы устройства подключен к синхровходам регистров адреса индекса и базы, отличающееся тем, что, с целью повышения быстродействия, внего введены дополнительно две схемы сравнения и шесть элементов И, причем выход старших разрядов регистра адреса результата подключен к первым входам первой и второй схем сравнения , вторые входы которых подключе-, ны к выходам старших разрядов регистров соответственно адреса базы и адреса индекса, а выходы подключены к первым входам .соответственно первого и второго элементов И, вторые входы которых подключены к выходам соответственно третьей и четвертой схем сравнения, а выходы подключены к входам элемента ИЛИ, выход которого подключен к информационно му входу первого триггера, выход ко торого подключен к выходу признака запрета обращения устройства, вход тактовых импульсов устройства под- , ключей к синхровходам первого и второго триггеров, вход признака записи результата в смежные ячейки памяти устройства подключен к информационному входу второго триггера, инверсный выход которого подключен к первым входам третьего, четвертого, пятого и шестого элементов И, вторые входы третьего и пятого элементов И подключены к выходу младших разрядов регистра адреса результата, выходы младших разрядов регистров адреса базы и адреса индекса подключены к гторым входам соответственно четвертого и шестого элементов И, выходы третьего и четвертого элементов И подключены соответственно к первому и второму входам третьей схемы сравнения, выходы пятого и шестого элементов И подключены соответственно к первому и второму входам четвертой схемы сравнения.

   ж 1205142