SU1644224A1

SU1644224A1 - Оперативное запоминающее устройство

Info

Publication number: SU1644224A1
Application number: SU884441833A
Authority: SU
Inventors: Алексей Альбертович Балтрашевич
Original assignee: Предприятие П/Я А-7162
Priority date: 1988-06-15
Filing date: 1988-06-15
Publication date: 1991-04-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислител х быстрого преобразовани Фурье (БПФ) по основа сии г нию два, а также в системах переработки информации. Цель изобретени - повышение быстродействи устройства. Оперативное запоминающее устройство содержит адресный регистр 1. разделенный на старшую 2 и младшую 3 части, регистр 4 входных данных, блоки 5 преобразовани адреса, адресные коммутаторы 6. коммутаторы 7 входных данных, накопители 8, коммутаторы 9 выходных данных, регистр 10 выходных данных, второй адресный регистр 11, разделенный на старшую 12 и младшую 13 части, триггэр 14 режима, бпок 15 формировани управл ющих сигналов, конвейерный регистр 16, элементы И 17. 1 з.п.ф-лы, 3 ил., 1 табл.

Description

Р

о

4

Ю Ю

Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислител х быстрого преобразовани Фурье (БПФ) по основанию два, а также в системах переработки информации.

Цель изобретени - повышение быстродействи устройства.

На фиг. 1 приведено оперативное запоминающее устройство; на фиг. 2 - блок пре- образовани адреса; на фиг. 3 - блок формировани управл ющих сигналов.

При построении вычислител БПФ по основанию два наибольшие трудности вызывает создание быстродействующей сие- темы пам ти. При этом традиционное расслоение пам ти на число страниц, равное степени двух, позвол ющее быстро декодировать адреса, не обеспечивает бесконфликтного доступа по нескольким (в частности, двум) адресам при выполнении алгоритма БПФ по основанию два.

При выполнении элементарной операции БПФ Бабочки необходимо производить считывание из оперативного запоминающего устройства, а затем запись двух комплексных операндов, адреса которых отличаютс на степень двух

Aj AI + 2k, где AI - адрес первого операнда;

AJ - адрес второго операнда;

k 0, 1,2.... logaN;

N - число точек преобразовани .

Если разделить два указанных адреса на нечетное число, то полученные остатки не будут равны между собой:

At (А| + 2k) (mod М); М 3, 5, 7, так как 2k э4 0 (mod M).

Таким образом, если всю пам ть разбить на нечетное число накопителей, ска- жем на 3, а при расшифровке адресов номер накопител определ ть как остаток от делени каждого адреса на 3, то никогда не произойдет обращени к одному и тому же накопителю при выполнении элементарной операции БЛФ.

Адрес внутри накопител можно определить как частное от делени адресов операндов на 3. Учитыва , однако, тот факт, что микросхемы полупроводниковой пам ти имеют объем, равный степени двух, адрес внутри накопител можно вычисл ть, отбрасыва один младший разр д логического адреса . При этом объем накопител будет использоватьс не полностью.

Размещение массива из 16 (20з) элементов приведено в таблице.

Вычисление остатка от делени на 3 можно выполнить на основе посто нных запоминающих устройств (ПЗУ). Увеличение

времени обращени к ОЗУ из-за задержек, вносимых схемами дешифрации адресов и коммутаторами, можно компенсировать введением конвейерного регистра, При этом в стадии обработки могут находитьс две пары адресов.

Оперативное запоминающее устройство (фиг. 1) содержит адресный регистр 1, разделенный на старшую 2 и младшую 3 части, регистр 4 входных данных, два блока 5 преобразовани адреса, три адресных коммутатора 6, три коммутатора 7 входных данных, три накопител 8, два коммутатора 9 выходных данных, регистр 10 выходных данных, второй адресный регистр 11, разделенный на старшую 12 и младшую 13 части, триггер 14 режима, блок 15 формировани управл ющих сигналов, конвейерный регистр 16, тр1/ элемента И 17,

Блок 5 преобразовани адреса (фиг. 2) содержит два блока 18 посто нной пам ти, два коммутатора 19, блоки 20 резисторов.

Блок 15 формировани управл ющих сигналов (фиг. 3) содержит инверторы 21 -24. элементы И 25-30, элементы ИЛИ 31-33.

Оперативное запоминающее устройство работает следующим образом.

На адресные входы устройства поступают два адреса, соответствующие адресам операндов элементарной операции БПФ. Эти адреса в соответствии с алгоритмом быстрого преобразовани Фурье отличаютс , на величину, равную степени двух.

Процесс обращени к предлагаемому запоминающему устройству выполн етс за три шага,

На первом шаге адреса, признак пись-чтение, входные данные (если выполн етс цикл записи) фиксируютс на адресных регистрах 1 и 11, триггерах 14 режима и регистрах 4 входных данных соот- ветственнс.

На втором шаге адреса с первого 1 и второго 11 адресных регистров поступают на первый и второй блоки 5 преобразовани адреса (фиг. 2) соответственно. Блоки 5 преобразовани адреса определ ют номер накопител 8, в котором находитс адресуемый элемент. В соответствии с изложенным выше, при выполнении элементарной операции БПФ по основанию два номера накопителей 8, определенные первым и вторым блоками 5 преобразовани адреса, никогда не совпадают.

С выходов блоков 5 преобразовани адреса номера выбранных накопителей 8 поступают на соответствующие входы конвейерного регистра 16 и на входы блока 15 формировани управл ющих сигналов (фиг, 3).

Блок 15 формировани управл ющих сигналов вырабатывает признаки Выборка накопител , поступающие на соответствующие входы конвейерного регистра 16, и сигналы управлени адресными коммутато- рами 6 и коммутаторами 7 входных данных.

Таким образом, осуществл етс коммутаци входных адресов и данных к соответствующим входам конвейерного регистра 16. По сигналу синхронизации на конвейер- ном регистре 16 фиксируютс номера выбранных накопителей 8, признаки выборки накопителей 8, скоммутирсванные адреса и данные, признак Режим. При этом блоки 1, 4, 5, 6, 7. 11, 14 и 15 освобождаютс дл обработки последующих адресов и данных.

На третьем шаге происходит обращение к накопител м 8 и коммутаци считанных данных (если выполн етс цикл чтени ) с помощью коммутаторов 9 выходных дан- ных, причем номер подключенного входа определ етс номером выбранного накопител , определенном на предыдущем шаге соответствующим блоком 5 преобразовани адреса. Выходные данные фиксируютс в регистре 10 выходных данных.

Логические адреса соответствуют физическим (номер выбранного накопител и адрес накопител ) дл массива объемом 16 элементов (таблица).

Claims

1. Оперативное запоминающее устройство , содержащее первый, второй и третий накопители, выходы которых соединены с соответствующими информационными вхо- дами первого и второго коммутаторов вы- ходных данных, первый адресный регистр, информационные входы которого вл ютс адресными входами первой группы устройства , выходы первого адресного регистра соединеныс входами первого блока преобразовани адреса, выходы первой группы первого адресного регистра соединены с соответствующими информационными входами первого, второго и третьего коммута- торов адреса, первый и второй регистры входных данных, информационные входы которых вл ютс первым и вторым информационными входами устройства, выхо- дыпервого и второго регистров входных данных соединены с соответствующими информационными входами первого, второго и третьего коммутаторов входных данных, выходы первого и второго коммутаторов выходных данных соединены с соответствую- щими информационными входами регистра выходных данных, выходы которого вл ютс информационными выходами устройства , второй блок преобразовани адреса, о т- личающеес тем, что, с целью повышени быстродействи устройства, в него введены второй адресный регистр, триггер режима , блок формировани управл ющих сигналов, конвейерный регистр, первый, второй и третий элементы И, информационные входы второго адресного регистра вл ютс адресными входами второй группы устройства, выходы второго адресного регистра соединены с выходами второго блоха преобразовани адреса, выходы первой группы второго адресного регистра соединены с соответствующими информационными входами первого, второго и третьего адресных коммутаторов, информационный вход триггера режима вл етс входом задани режима устройства, выход триггера режима соединен с соответствующим информационным входом конвейерного регистра , входы блока формировани управл ющих сигналов соединены с соответствующими выходами первого и второго блоков преобразовани адреса, выходы второй группы блока формировани управл ющих сигналов соединены с соответствующими управл ющими входами первого, второго и третьего коммутаторов входных данных и первого, второго и третьего адресных коммутаторов, информацион- ные входы конвейерного регистра соединены с соответствующими выходами первого блока преобразовани адреса, с выходами первой группы блока формировани управл ющих сигналов, с выходами первого, второго и третьего адресных коммутаторов , с выходами первого, второго и третьего коммутаторов входных данных, с выходами второго блока преобразовани адреса, с выходом триггера режима, выходы конвейерного регистра соединены с управл ющими входами первого и второго коммутаторов выходных данных, с первыми входами первого, второго и третьего элементов И, с адресными и информационными входами первого, второго и третьего накопителей, с входами задани режима первого, второго и третьего накопителей, выходы первого, второго и третьего элементов И соединены соответственно t входами обращени первого, второго и третьего накопителей , вторые входы первого, второго и третьего элементов И объединены и вл ютс вторым входом синхронизации устройства , входы синхронизации первого и второго адресных регистров, первого и второго регистров данных, триггера режима, конвейерного регистра, регистра выходных данных объединены и вл ютс первым входом синхронизации устройства.

2. Устройство по п. 1,отличающее- с тем, что блок преобразовани адреса

содержит первый и второй блоки посто нной пам ти, первый и второй коммутаторы, адресные входы первого и второго блоков посто нной пам ти объединены и вл ютс адресными входами первой группы блока преобразовани адреса, выходы первого и второго блоков посто нной пам ти соединены с информационными входами соответственно первого и второго коммутаторов, управл ющие входы первого и второго коммутаторов объединены и вл ютс адресными входами второй группы блока преобразовани адреса, выходы первого и второго коммутаторов вл ютс информационными выходами блока преобразовани адреса.

Фиг.3