JPS63281299A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
- Publication number
- JPS63281299A JPS63281299A JP62114599A JP11459987A JPS63281299A JP S63281299 A JPS63281299 A JP S63281299A JP 62114599 A JP62114599 A JP 62114599A JP 11459987 A JP11459987 A JP 11459987A JP S63281299 A JPS63281299 A JP S63281299A
- Authority
- JP
- Japan
- Prior art keywords
- associative memory
- bit
- word
- memory device
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 21
- 230000000873 masking effect Effects 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 235000021395 porridge Nutrition 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は連想メモリの読出し方式に係り、特にＶＬＳＩ
上に実現されたキャッシュメモリのアドレスアレイやア
ドレス変換用Ｔ Ｌ Ｂ （ＴｒａｎｓｌａｔｉｏｎＬ
ｏｏｋａｓｉｄｓ Ｂｕｆｆｓｒ）等の連想メモリの検
査に好適な読出し回路に関する。
上に実現されたキャッシュメモリのアドレスアレイやア
ドレス変換用Ｔ Ｌ Ｂ （ＴｒａｎｓｌａｔｉｏｎＬ
ｏｏｋａｓｉｄｓ Ｂｕｆｆｓｒ）等の連想メモリの検
査に好適な読出し回路に関する。
検査の容易化を考慮した従来の連想メモリ装置として、
アイ・イー・イー・イー、第１６回フォールド・トレラ
ント・シンポジウム（１９８６年）第３４頁から第３９
頁（ＩＥＨＥ、 ＦＴＣ５−１６。
アイ・イー・イー・イー、第１６回フォールド・トレラ
ント・シンポジウム（１９８６年）第３４頁から第３９
頁（ＩＥＨＥ、 ＦＴＣ５−１６。
（１９８６）、ｐｐ３４−３９）に記載の装置がある１
本装置はマスクレジスタの指示により、任意のビット位
置の連想検索を無視することができる。
本装置はマスクレジスタの指示により、任意のビット位
置の連想検索を無視することができる。
また、検索した結果（ヒツトレジスタ）の内容を読出す
ことができるようになっている。以上の構成により、故
障の検出を容易にしている。しかし、上記の従来例では
、マスクレジスタのハードウェア量の増加について配慮
されていなかった。
ことができるようになっている。以上の構成により、故
障の検出を容易にしている。しかし、上記の従来例では
、マスクレジスタのハードウェア量の増加について配慮
されていなかった。
［発明が解決しようとする問題点］
上記従来技術では１通常の連想動作時にマスクレジスタ
を用いない連想メモリについては配慮されておらず、上
記の従来技術を適用するとハードウェア量の増大を招く
という問題があった。
を用いない連想メモリについては配慮されておらず、上
記の従来技術を適用するとハードウェア量の増大を招く
という問題があった。
本発明の目的は、付加ハードウェア量の増大を最小にし
て、連想メモリアレイの内容を読出すことを可能にし、
連想メモリアレイの故障診断を容易にすることにある。
て、連想メモリアレイの内容を読出すことを可能にし、
連想メモリアレイの故障診断を容易にすることにある。
上記の目的は、連想メモリアレイの連想を１ビット単位
にできるようにマスクする回路と、連想結果を読出す回
路を設けることにより、連想機能を用いて、連想メモリ
アレイの内容をワード方向と直交するビット方向（列方
向）を単位として読出すことによって達成される。
にできるようにマスクする回路と、連想結果を読出す回
路を設けることにより、連想機能を用いて、連想メモリ
アレイの内容をワード方向と直交するビット方向（列方
向）を単位として読出すことによって達成される。
連想メモリアレイにおいて、連想動作を行う場合、各ビ
ット毎に２本のビット線上に、それぞれ検索用入力デー
タの正負両極性の信号を出力することによって検索を行
うことができる。ここで。
ット毎に２本のビット線上に、それぞれ検索用入力デー
タの正負両極性の信号を出力することによって検索を行
うことができる。ここで。
上記の２本の信号をともに低レベルにすることによりそ
のビットを検索時に無視することができる。
のビットを検索時に無視することができる。
そこで、読出したいビット位置以外のビットをすべて無
視することによって、１ビットだけを検索することがで
きる。つまり、各ワードの１ビット分（列方向）のデー
タを検索結果として読出すことができる。
視することによって、１ビットだけを検索することがで
きる。つまり、各ワードの１ビット分（列方向）のデー
タを検索結果として読出すことができる。
通常の連想動作においては、検索結果は成る１つのワー
ドだけが一致で他は全て不一致であるか。
ドだけが一致で他は全て不一致であるか。
すべてのワードが不一致であることを前提にしている、
或る１つのワードが一致している場合は、その情報を用
いて、ＲＡＭの対応するワードの読出し／書込みを行う
。上記の１ビットのみの検索動作時には、複数のワード
が一致となる可能性があるので１本情報をもとにＲＡＭ
をアクセスすることができないが１本情報をそのまま読
出すことにより、連想メモリアレイの内容をビット方向
を単位として読出すことができる。
或る１つのワードが一致している場合は、その情報を用
いて、ＲＡＭの対応するワードの読出し／書込みを行う
。上記の１ビットのみの検索動作時には、複数のワード
が一致となる可能性があるので１本情報をもとにＲＡＭ
をアクセスすることができないが１本情報をそのまま読
出すことにより、連想メモリアレイの内容をビット方向
を単位として読出すことができる。
以下、本発明の一実施例を図面により詳細に説明する。
第１図は連想メモリ装置の全体構成を示した図である。
この装置はＣＡ Ｍ （ＣｏｎｔｅｎｔＡｄｄｒｅｓｓ
ａｂｌｅ Ｍｅｍｏｒｙ）アレイ１００とＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）アレイ１１０
の２つのアレイ部を持つ、ＣＡＭアレイ１００はＱビッ
ト×ｎワード構成であり、各ビットは１つのＣＡＭセル
１２０から成る。ＣＡＭアレイ１００の各ワードは、Ｑ
個のＣＡＭセル１２０で構成され、各セルはワード単位
にＣＡＭ側ワード遭択線１３０（Ｗｌ〜Ｗ ｎ ）と、
ワード−敷線１４０に接続されている。ワード−敷線１
４０の一端にはＰチャネルＭＯＳトランジスタ１５０を
経由して電源（Ｖｃｃ）ヘプルアツプされている。この
ＰチャネルＭＯＳトランジスタ１５０はＣＡＭアクセス
指示線１７０の制御により、連想をしていない時に導通
状態となり、ワード−敷線１４０をプリチャージする。
ａｂｌｅ Ｍｅｍｏｒｙ）アレイ１００とＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）アレイ１１０
の２つのアレイ部を持つ、ＣＡＭアレイ１００はＱビッ
ト×ｎワード構成であり、各ビットは１つのＣＡＭセル
１２０から成る。ＣＡＭアレイ１００の各ワードは、Ｑ
個のＣＡＭセル１２０で構成され、各セルはワード単位
にＣＡＭ側ワード遭択線１３０（Ｗｌ〜Ｗ ｎ ）と、
ワード−敷線１４０に接続されている。ワード−敷線１
４０の一端にはＰチャネルＭＯＳトランジスタ１５０を
経由して電源（Ｖｃｃ）ヘプルアツプされている。この
ＰチャネルＭＯＳトランジスタ１５０はＣＡＭアクセス
指示線１７０の制御により、連想をしていない時に導通
状態となり、ワード−敷線１４０をプリチャージする。
また、ＣＡＭアレイ１００の各セル１２０は、ビットご
とに２本のデータａ１８０および１９０に接続されてい
る。
とに２本のデータａ１８０および１９０に接続されてい
る。
第２図はＣＡＭセル１２０の内部構成図である。
ＣＡＭセル１２０は、インバータ１２１，１２２゜Ｎチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯ５ＦＥＴと略
す）１２３〜１２８によって構成されている。
ャネルＭＯＳトランジスタ（以下、ＮＭＯ５ＦＥＴと略
す）１２３〜１２８によって構成されている。
インバータ１２１，１２２はラッチを構成してデータを
保持する。
保持する。
ＮＭＯ５ＦＥＴ １２３．１２４は、ＣＡＭ側ワード選
択線１３０によって導通状態となりデータ線１８０゜１
９０上の値をインバータ１２１，１２２のラッチにセッ
トする。 ＮＭＯ５ＦＥＴ １２５．１２６は、ラッチ
の内容が０”のとき、連想入力データが“１”ならば、
ワード−敷線１４０をディスチャージし、ＮＭＯ５ＦＥ
！Ｔ １２７．１２８は、ラッチの内容が＃ １ ＃の
とき、連想入力データが“０”ならば、ワード−敷線１
４０をディスチャージする。
択線１３０によって導通状態となりデータ線１８０゜１
９０上の値をインバータ１２１，１２２のラッチにセッ
トする。 ＮＭＯ５ＦＥＴ １２５．１２６は、ラッチ
の内容が０”のとき、連想入力データが“１”ならば、
ワード−敷線１４０をディスチャージし、ＮＭＯ５ＦＥ
！Ｔ １２７．１２８は、ラッチの内容が＃ １ ＃の
とき、連想入力データが“０”ならば、ワード−敷線１
４０をディスチャージする。
一方、第１図に示すようにＲＡＭアレイ１１０はｍビッ
ト×ｎワード樋成であり、各ビットは１っのＲＡＭセル
２００から成る。ＲＡＭアレイ１１０の各ワードはｍ個
のＲＡＭセル２００で構成され、各セルはワード単位に
ＲＡＭ側ワード選択線２１０（Ｘｉ〜Ｘｎ）に接続され
ている。また、ＲＡＭアレイ１１０の各セル２００はビ
ットごとに２本のデータ線２２０および２３０に接続さ
れている。
ト×ｎワード樋成であり、各ビットは１っのＲＡＭセル
２００から成る。ＲＡＭアレイ１１０の各ワードはｍ個
のＲＡＭセル２００で構成され、各セルはワード単位に
ＲＡＭ側ワード選択線２１０（Ｘｉ〜Ｘｎ）に接続され
ている。また、ＲＡＭアレイ１１０の各セル２００はビ
ットごとに２本のデータ線２２０および２３０に接続さ
れている。
第３図はＲＡＭセル２００の内部構成図である。
ＲＡＭセル２００は、スンバータ２０１，２０２および
ＮＭＯ５ＦＥＴ ２０３．２０４によって構成されてい
る。
ＮＭＯ５ＦＥＴ ２０３．２０４によって構成されてい
る。
インバータ２０１，２０２はラッチを構成しており、デ
ータを保持する。
ータを保持する。
Ｎに０５ＦＥＴ ２０３，２０４は、ＲＡＭ側ワード選
択線２１０によって導通状態となり、データ線２２０．
２３０の値をラッチに書込んだり、ラッチの内容をデー
タ線２２０，２３０へ読出したりする。一方、第１図に
示すように、データ線２２０および２３０はそれぞれＰ
チャネルＭＯＳトランジスタ２４０または２５０を経由
して電源（Ｖｃｃ）ヘプルアップされている。Ｐチャネ
ルＭＯＳトランジスタ２４０および２５０はＲＡＭアク
セス指示線２６０の制御により、ＲＡＭアレイをアクセ
スしていない時に導通状態となり、データ線２２０と２
３０をプリチャージする。データ線２２０と２３０は読
出し／書込みデータのそれぞれ正極性信号と負極性信号
である。ＲＡＭアレイ１１０ヘデータを書込む場合、Ｒ
Ａ Ｍ側ワード選択線２１０Ｘｉを選択し、ＲＡＭアク
セス指示信号２６０をアサートすると同時に、ＲＡＭＰ
込み指示４３号２９０をアサートしてデータ書込みドラ
イバ２７０゜２８０によって、書込みデータＤＩの正負
両極性の信号をそれぞれデータ線２２０，２３０へ出力
することにより、ＲＡＭアレイ１１０の第ｉワード目に
入力データＤＩを書込むことができる。
択線２１０によって導通状態となり、データ線２２０．
２３０の値をラッチに書込んだり、ラッチの内容をデー
タ線２２０，２３０へ読出したりする。一方、第１図に
示すように、データ線２２０および２３０はそれぞれＰ
チャネルＭＯＳトランジスタ２４０または２５０を経由
して電源（Ｖｃｃ）ヘプルアップされている。Ｐチャネ
ルＭＯＳトランジスタ２４０および２５０はＲＡＭアク
セス指示線２６０の制御により、ＲＡＭアレイをアクセ
スしていない時に導通状態となり、データ線２２０と２
３０をプリチャージする。データ線２２０と２３０は読
出し／書込みデータのそれぞれ正極性信号と負極性信号
である。ＲＡＭアレイ１１０ヘデータを書込む場合、Ｒ
Ａ Ｍ側ワード選択線２１０Ｘｉを選択し、ＲＡＭアク
セス指示信号２６０をアサートすると同時に、ＲＡＭＰ
込み指示４３号２９０をアサートしてデータ書込みドラ
イバ２７０゜２８０によって、書込みデータＤＩの正負
両極性の信号をそれぞれデータ線２２０，２３０へ出力
することにより、ＲＡＭアレイ１１０の第ｉワード目に
入力データＤＩを書込むことができる。
ＲＡＭアレイ１１０からのデータ読出しの場合、同様に
、ＲＡＭ側ワード選択線２１０Ｘｉを選択し、ＲＡＭア
クセス指示信号２６０をアサートすると同時に、センス
イネーブル指示信号３００をアサートして、ＲＡＭセル
から読出したデータ線２２０．２３０上の微小信号を差
動形センスアンプ３１０によって増幅し、その結果をデ
ータラッチ指示信号３２０によって、読出しデータラッ
チ３３０へ取込む１以上の動作により、ＲＡＭアレイ１
１０の第ｉワード目から読出しデータＤｏへ出力するこ
とができる。
、ＲＡＭ側ワード選択線２１０Ｘｉを選択し、ＲＡＭア
クセス指示信号２６０をアサートすると同時に、センス
イネーブル指示信号３００をアサートして、ＲＡＭセル
から読出したデータ線２２０．２３０上の微小信号を差
動形センスアンプ３１０によって増幅し、その結果をデ
ータラッチ指示信号３２０によって、読出しデータラッ
チ３３０へ取込む１以上の動作により、ＲＡＭアレイ１
１０の第ｉワード目から読出しデータＤｏへ出力するこ
とができる。
なお、ＲＡＭ側ワード選択線２１０ＸｉはＡＮＤゲート
３４０の作用により、ＲＡＭアクセス指示信号２６０が
７サートされている時、ＣＡＭ連想結果ラッチ３５０の
出力３６０によって決定される。
３４０の作用により、ＲＡＭアクセス指示信号２６０が
７サートされている時、ＣＡＭ連想結果ラッチ３５０の
出力３６０によって決定される。
ラッチ３５０は連想結果ラッチ指示信号３７０によって
、ＣＡＭアレイ１００のワード−数編１４０の値をラッ
チする。
、ＣＡＭアレイ１００のワード−数編１４０の値をラッ
チする。
ＣＡＭ連想結果ラッチ出力３６０はＲＡＭ側ワード選択
線Ｘ１２１０を決定すると同時に、ＯＲゲート３６１に
よって全てのワードのラッチ出力３６０の論理和をとる
ことにより、連想の結果一致したワードがあったか否か
を示す信号ＨＩＴ３６２を生成する。また、出力バッフ
ァ３６２を経由して、各ワードの連想結果３６０を読出
すこともできる。
線Ｘ１２１０を決定すると同時に、ＯＲゲート３６１に
よって全てのワードのラッチ出力３６０の論理和をとる
ことにより、連想の結果一致したワードがあったか否か
を示す信号ＨＩＴ３６２を生成する。また、出力バッフ
ァ３６２を経由して、各ワードの連想結果３６０を読出
すこともできる。
ＣＡＭ側データ線１８０，１９０はＡＮＤゲーｈ３８０
，３９０及びＮＯＲゲート４００の作用により、マスク
信号５１０がネゲートのとき、ＣＡＭアクセス指示信号
１７０に従って、入力アドレスＡ１４２０の正極性信号
と負極性信号をそれぞれ出力される。
，３９０及びＮＯＲゲート４００の作用により、マスク
信号５１０がネゲートのとき、ＣＡＭアクセス指示信号
１７０に従って、入力アドレスＡ１４２０の正極性信号
と負極性信号をそれぞれ出力される。
マスク信号５１０はフリップフロップ４３０の出力であ
り、フリップフロップ４３０はマスクセット指示信号４
４０によって入力アドレスＡ１４２０の内容がセットさ
れ、マスククリア指示信号４５０によって出力信号４１
０がクリアされる。
り、フリップフロップ４３０はマスクセット指示信号４
４０によって入力アドレスＡ１４２０の内容がセットさ
れ、マスククリア指示信号４５０によって出力信号４１
０がクリアされる。
ＣＡＭアレイ１００ヘデータを書込む場合、マスク信号
５１０をネゲートしておき、ＣＡＭアクセス指示信号１
７０をアサートして、データ線１８０．１９０へ入力ア
ドレス４２０の正負両極性の信号をそれぞれ出力すると
同時に、ＣＡＭ側ワード選択線Ｗｉ１７０を７サートす
ることにより、ＣＡＭアレイ１１０の第ｉワード目に入
力アドレス４２０の内容を書込むことができる。
５１０をネゲートしておき、ＣＡＭアクセス指示信号１
７０をアサートして、データ線１８０．１９０へ入力ア
ドレス４２０の正負両極性の信号をそれぞれ出力すると
同時に、ＣＡＭ側ワード選択線Ｗｉ１７０を７サートす
ることにより、ＣＡＭアレイ１１０の第ｉワード目に入
力アドレス４２０の内容を書込むことができる。
ＣＡＭアレイ１００を入力アドレス４２０によって連想
する場合、同様に、マスク信号５１０をクリアしておき
、ＣＡＭアクセス指示信号１７０によって、データ線１
８０，１９０へ入力アドレス４２０の正負両極性の信号
をそれぞれ出力することにより、入力アドレスの値とＣ
ＡＭセル内の値が異なっているとき、プリチャージされ
ていた各ワードのワード−数編１４０をディスチャージ
するので、ワード内の全データが一致したときだけワー
ド−数編１４０がプリチャージされた状態を保っている
。そこで、上記のワード−数編１４０の値をラッチ指示
信号３７０によって連想結果ラッチ３５０に保持するこ
とができる。
する場合、同様に、マスク信号５１０をクリアしておき
、ＣＡＭアクセス指示信号１７０によって、データ線１
８０，１９０へ入力アドレス４２０の正負両極性の信号
をそれぞれ出力することにより、入力アドレスの値とＣ
ＡＭセル内の値が異なっているとき、プリチャージされ
ていた各ワードのワード−数編１４０をディスチャージ
するので、ワード内の全データが一致したときだけワー
ド−数編１４０がプリチャージされた状態を保っている
。そこで、上記のワード−数編１４０の値をラッチ指示
信号３７０によって連想結果ラッチ３５０に保持するこ
とができる。
ＣＡＭアレイ１００を読出す場合、ワード方向と直交す
る列ごとに読出す、ＣＡＭアレイ１００の第ｉ列目を読
出す場合、マスク指示信号５１０をアサートし、入力ア
ドレスとして第ｉビット目が“１″で他のビットは全て
“０”のデータを入力する。その後、ＣＡＭアクセス指
示信号１７０をアサートすると、データ線１８０，１９
０の第ｉ列目だけ入力アドレスＡｉの正負両極性の信号
を出力し、他の列のデータ線１８０，１９０はすべて“
Ｏ”となる、従って第ｉ列目のみ連想を行い、他の列は
ＣＡＭセル１２０の内容によらずワード−数編をディス
チャージしないので、第ｉ列目のＣＡＭセルのうち内容
が“０”のワードのみ、ワード−数編がディスチャージ
され、その結果、第ｉ列目のＣＡＭセルの内容がワード
−数編に読出される。ワード−数編に読出されたＣ Ａ
Ｍセルの内容は、連想結果保持ラッチ３５０にラッチ
された後、出力バッファ３６３を経由して読出すことが
できる。
る列ごとに読出す、ＣＡＭアレイ１００の第ｉ列目を読
出す場合、マスク指示信号５１０をアサートし、入力ア
ドレスとして第ｉビット目が“１″で他のビットは全て
“０”のデータを入力する。その後、ＣＡＭアクセス指
示信号１７０をアサートすると、データ線１８０，１９
０の第ｉ列目だけ入力アドレスＡｉの正負両極性の信号
を出力し、他の列のデータ線１８０，１９０はすべて“
Ｏ”となる、従って第ｉ列目のみ連想を行い、他の列は
ＣＡＭセル１２０の内容によらずワード−数編をディス
チャージしないので、第ｉ列目のＣＡＭセルのうち内容
が“０”のワードのみ、ワード−数編がディスチャージ
され、その結果、第ｉ列目のＣＡＭセルの内容がワード
−数編に読出される。ワード−数編に読出されたＣ Ａ
Ｍセルの内容は、連想結果保持ラッチ３５０にラッチ
された後、出力バッファ３６３を経由して読出すことが
できる。
また１本実施例によれば、ＣＡＭアレイの読出し時に、
マスクデータをセットした後、入力アドレスとして、全
ビット″０”のデータを入力することにより、ＣＡＭア
レイの第ｉ列目のデータの正負反転信号をワード−数編
に読出すことができるので、上記の通常の読出し動作と
ともに適用することにより、ＣＡＭセル１２０の連想回
路を単独に故障診断することができる６ 第１図のマスク回路は第５図に示す回路に変形すること
もできる。第５図の回路ではＡＮＤゲート３８０，３９
０は３人力であり、ＡＮＤゲート３８０はＣＡＭアクセ
ス指示信号１７０及び入力アドレス４２０の他に、正極
性有効指示信号５６０を入力としている。ＡＮＤゲート
３９０は同様に、ＣＡＭアクセス指示信号１７０及び入
力アドレス４２０の反転信号（インバータ５７０により
生成）の他に、負極性有効指示信号５５０を入力として
いる。本マスク回路を用いてＣＡＭアレイを読出す場合
、負極性有効指示信号５５０をネゲートして全ビットの
負極性データ、ＶＡ１９０をマスクし、入力アドレスの
第ｉビット目のみｕ １ ｔｏにして、他のビットを全
てＩＩ ＯＰ＋にすることにより、ＣＡＭアレイの第１
列目の内容を読出すことができる。
マスクデータをセットした後、入力アドレスとして、全
ビット″０”のデータを入力することにより、ＣＡＭア
レイの第ｉ列目のデータの正負反転信号をワード−数編
に読出すことができるので、上記の通常の読出し動作と
ともに適用することにより、ＣＡＭセル１２０の連想回
路を単独に故障診断することができる６ 第１図のマスク回路は第５図に示す回路に変形すること
もできる。第５図の回路ではＡＮＤゲート３８０，３９
０は３人力であり、ＡＮＤゲート３８０はＣＡＭアクセ
ス指示信号１７０及び入力アドレス４２０の他に、正極
性有効指示信号５６０を入力としている。ＡＮＤゲート
３９０は同様に、ＣＡＭアクセス指示信号１７０及び入
力アドレス４２０の反転信号（インバータ５７０により
生成）の他に、負極性有効指示信号５５０を入力として
いる。本マスク回路を用いてＣＡＭアレイを読出す場合
、負極性有効指示信号５５０をネゲートして全ビットの
負極性データ、ＶＡ１９０をマスクし、入力アドレスの
第ｉビット目のみｕ １ ｔｏにして、他のビットを全
てＩＩ ＯＰ＋にすることにより、ＣＡＭアレイの第１
列目の内容を読出すことができる。
また、第５図の実施例によれば、正極性有効指示信号５
６０をネゲートして全ビットの正極性データ線１８０を
マスクし、入力アドレスの第ｉビット目のみ“Ｏ”にし
て、他のビットを全て′１″にすることにより、ＣＡＭ
アレイの第１列目の内容の反転した値を読出すこともで
きる。なお１本反転値の読出し機能は、上記の通常の読
出し動作とともに適用することにより、ＣＡＭセル１２
０の連想回路を単独に故障診断することができる。
６０をネゲートして全ビットの正極性データ線１８０を
マスクし、入力アドレスの第ｉビット目のみ“Ｏ”にし
て、他のビットを全て′１″にすることにより、ＣＡＭ
アレイの第１列目の内容の反転した値を読出すこともで
きる。なお１本反転値の読出し機能は、上記の通常の読
出し動作とともに適用することにより、ＣＡＭセル１２
０の連想回路を単独に故障診断することができる。
第１図の実施側では連想結果（ＣＡＭアレイの読出し結
果）の読出し方法として、全ワード分をパラレルに読出
しているが、読出結果の配線を減らすために、各ワード
の読出し結果をセレクタによりマルチプレクスして出力
する方法もある。
果）の読出し方法として、全ワード分をパラレルに読出
しているが、読出結果の配線を減らすために、各ワード
の読出し結果をセレクタによりマルチプレクスして出力
する方法もある。
また、第４図に示すように、連想結果ラッチ３５０をシ
リアルスキャン回路付きのもしくは等価なラッチ５２０
にする方法もある。ラッチ５２０はクロックドインバー
タ５２］、５２２，５２３及びインバータ５２４．ＮＯ
Ｒゲート５２５からなる第１のラッチと、クロックドイ
ンバータ５２６゜５２７及びインバータ５２８からなる
第２のラッチによるシフトレジスタで構成されている１
通常動作においては、ラッチ指示信号３７０によって、
ワード一致信号１４０の値を第１のラッチにセットし、
出力線３６０へ出力する。シリアルスキャン動作の場合
、まず信号５３０によって第１のラッチの値を第２のラ
ッチに転送する１次に、信号５４０によって直前のワー
ドの第２のラッチの値を第１のラッチに転送する。以上
の動作によって、第１のラッチの内容をシリアルにシフ
トすることにより読出すことができる。第４図の実施例
では、ＣＡＭアレイの読出し結果をシリアルに出力する
ため、出力線の配線量が少なくなる効果がある。
リアルスキャン回路付きのもしくは等価なラッチ５２０
にする方法もある。ラッチ５２０はクロックドインバー
タ５２］、５２２，５２３及びインバータ５２４．ＮＯ
Ｒゲート５２５からなる第１のラッチと、クロックドイ
ンバータ５２６゜５２７及びインバータ５２８からなる
第２のラッチによるシフトレジスタで構成されている１
通常動作においては、ラッチ指示信号３７０によって、
ワード一致信号１４０の値を第１のラッチにセットし、
出力線３６０へ出力する。シリアルスキャン動作の場合
、まず信号５３０によって第１のラッチの値を第２のラ
ッチに転送する１次に、信号５４０によって直前のワー
ドの第２のラッチの値を第１のラッチに転送する。以上
の動作によって、第１のラッチの内容をシリアルにシフ
トすることにより読出すことができる。第４図の実施例
では、ＣＡＭアレイの読出し結果をシリアルに出力する
ため、出力線の配線量が少なくなる効果がある。
本発明によれば、ＣＡＭアレイについて読出しセンスア
ンプ、及び、読出しデータのラッチ、データ線プリチャ
ージ、データ線トライステートの回路を追加せず、ＣＡ
Ｍアレイの内容を読出すことが可能になるので、回路量
を減少させる効果がある。
ンプ、及び、読出しデータのラッチ、データ線プリチャ
ージ、データ線トライステートの回路を追加せず、ＣＡ
Ｍアレイの内容を読出すことが可能になるので、回路量
を減少させる効果がある。
第１図は本発明の一実施例の回路構成図、第２図はＣＡ
Ｍセルの構成図、第３図はＲＡＭセルの構成図、第４図
は他の実施例による連想結果ラッチの回路構成図、第５
図はマスク回路の他の実施例である。 １００・・・ＣＡＭアレイ、１２０・・・ＣＡＭセル。 ４００・・・連想マスクのためのＮＯＲゲート、３６２
・・・連想結果の読出し用出力バッファ。 粥２ 図 第３ 図
Ｍセルの構成図、第３図はＲＡＭセルの構成図、第４図
は他の実施例による連想結果ラッチの回路構成図、第５
図はマスク回路の他の実施例である。 １００・・・ＣＡＭアレイ、１２０・・・ＣＡＭセル。 ４００・・・連想マスクのためのＮＯＲゲート、３６２
・・・連想結果の読出し用出力バッファ。 粥２ 図 第３ 図
Claims (1)
- 【特許請求の範囲】 １、複数のビットより成る入力データを検索して、内部
に格納されているワードのデータと入力データの各ビッ
トが一致したとき、ワード一致信号を出力する連想メモ
リアレイにおいて、 該入力データの任意のビット位置をビット単位にマスク
してワード内の指定されたビット位置の一致検索を抑止
することにより残りのビットのみで一致検索を行い、該
検索の結果を出力する手段を有することを特徴とする連
想メモリ装置。 ２、上記連想メモリアレイと、ランダムアクセスメモリ
（ＲＡＭ）アレイより成り、該連想メモリアレイの検索
の結果、一致したワードに対応する該ＲＡＭアレイのワ
ードを指定して読出し／書込みを行う連想メモリ装置に
おいて、 該連想メモリアレイのワード一致信号を該 ＲＡＭアレイのアクセス以外に直接読出すための手段を
有していることを特徴とする特許請求の範囲第１項記載
の連想メモリ装置。 ３、入力データの各ビットの正負両極性の信号を用いて
検索を行う特許請求の範囲第１項又は第２項記載の連想
メモリ装置において、 入力データのあるビット位置をマスクするため、 該各ビットの正負両極性の信号を流す各ビットのデータ
線をともにネゲートする手段を有することを特徴とする
連想メモリ装置。 ４、入力データの各ビット毎に正負両特性の信号を用い
て検索を行う特許請求の範囲第１項又は第２項記載の連
想メモリ装置において、 該正極性データ線は有効にしたまま、 該負極性データ線を全ビットについてネゲートする手段
を有することを特徴とする連想メモリ装置。 ５、入力データの各ビット毎に正負両極性の信号を用い
て検索を行う特許請求の範囲第１項又は第２項記載の連
想メモリ装置において、 該正極性データ線及び該負極性データ線をそれぞれ独立
に、全ビットについてネゲートする手段を有することを
特徴とする連想メモリ装置。 ６、特許請求の範囲第２項ないし第５項記載の連想メモ
リ装置において、 該連想メモリアレイのワード一致信号をラッチする手段
を有し、該ラッチ手段は、隣接するワードに対するラッ
チと連結されたシフトレジスタを構成し、該連想メモリ
のワード一致情報をシリアルに読出す手段を有すること
を特徴とする連想メモリ装置。 ７、ワード単位の書込み及び検索ができる連想メモリに
おいて、 ワード方向と直交するビット方向を単位として、内部デ
ータを読出すことを特徴とする連想メモリ装置。 ８、特許請求の範囲第７項記載の連想メモリにおいて、 或る１ビットのみについて検索し、他のビットを無視し
て連想検索することにより、ビット方向を単位として、
内部データを読出すことを特徴とする連想メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114599A JPS63281299A (ja) | 1987-05-13 | 1987-05-13 | 連想メモリ装置 |
| KR1019880005291A KR960013842B1 (ko) | 1987-05-13 | 1988-05-07 | 연상메모리 |
| US07/193,942 US4894799A (en) | 1987-05-13 | 1988-05-12 | Content-addressable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114599A JPS63281299A (ja) | 1987-05-13 | 1987-05-13 | 連想メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63281299A true JPS63281299A (ja) | 1988-11-17 |
Family
ID=14641890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114599A Pending JPS63281299A (ja) | 1987-05-13 | 1987-05-13 | 連想メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4894799A (ja) |
| JP (1) | JPS63281299A (ja) |
| KR (1) | KR960013842B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219094A (ja) * | 1995-11-16 | 1997-08-19 | Cirrus Logic Inc | メモリ、メモリサブシステム、メモリ装置およびメモリシステムアドレス方法 |
| US5972370A (en) * | 1995-06-07 | 1999-10-26 | Alza Corporation | Peptide/protein suspending formulations |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
| US5267190A (en) * | 1991-03-11 | 1993-11-30 | Unisys Corporation | Simultaneous search-write content addressable memory |
| US5327372A (en) * | 1992-01-17 | 1994-07-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US5359564A (en) * | 1993-05-04 | 1994-10-25 | Motorola, Inc. | Content addressable memory system and method of operation |
| US5452243A (en) * | 1994-07-27 | 1995-09-19 | Cypress Semiconductor Corporation | Fully static CAM cells with low write power and methods of matching and writing to the same |
| US5668972A (en) * | 1994-10-05 | 1997-09-16 | International Business Machines Corporation | Method and system for efficient miss sequence cache line allocation utilizing an allocation control cell state to enable a selected match line |
| US5646878A (en) * | 1995-06-02 | 1997-07-08 | Motorola, Inc. | Content addressable memory system |
| JP3732637B2 (ja) * | 1997-12-26 | 2006-01-05 | 株式会社ルネサステクノロジ | 記憶装置、記憶装置のアクセス方法及び半導体装置 |
| US6646899B2 (en) | 2001-09-21 | 2003-11-11 | Broadcom Corporation | Content addressable memory with power reduction technique |
| JP4487237B2 (ja) * | 2003-12-25 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
| US7787463B2 (en) * | 2006-01-26 | 2010-08-31 | Broadcom Corporation | Content aware apparatus and method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200494A (ja) * | 1982-05-18 | 1983-11-22 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
| JPS59116991A (ja) * | 1982-12-23 | 1984-07-06 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
| JPS60236193A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | メモリセル回路 |
| JPS6267794A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 内容呼び出しメモリ |
| JPS62117195A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 内容呼び出しメモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212698A (ja) * | 1982-06-04 | 1983-12-10 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| JPS60136097A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 連想メモリ装置 |
| JPS62165794A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 連想記憶用メモリセル |
-
1987
- 1987-05-13 JP JP62114599A patent/JPS63281299A/ja active Pending
-
1988
- 1988-05-07 KR KR1019880005291A patent/KR960013842B1/ko not_active IP Right Cessation
- 1988-05-12 US US07/193,942 patent/US4894799A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200494A (ja) * | 1982-05-18 | 1983-11-22 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
| JPS59116991A (ja) * | 1982-12-23 | 1984-07-06 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
| JPS60236193A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | メモリセル回路 |
| JPS6267794A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 内容呼び出しメモリ |
| JPS62117195A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 内容呼び出しメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972370A (en) * | 1995-06-07 | 1999-10-26 | Alza Corporation | Peptide/protein suspending formulations |
| JPH09219094A (ja) * | 1995-11-16 | 1997-08-19 | Cirrus Logic Inc | メモリ、メモリサブシステム、メモリ装置およびメモリシステムアドレス方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4894799A (en) | 1990-01-16 |
| KR960013842B1 (ko) | 1996-10-10 |
| KR880014562A (ko) | 1988-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11393531B2 (en) | Apparatuses and methods for comparing data patterns in memory | |
| US11355178B2 (en) | Apparatuses and methods for performing an exclusive or operation using sensing circuitry | |
| US10388334B2 (en) | Scan chain operation in sensing circuitry | |
| US11182304B2 (en) | Memory array page table walk | |
| JP2775549B2 (ja) | 連想メモリセルおよび連想メモリ回路 | |
| JP4738112B2 (ja) | 半導体記憶装置 | |
| US6856527B1 (en) | Multi-compare content addressable memory cell | |
| US6839268B2 (en) | Semiconductor memory apparatus, semiconductor apparatus, data processing apparatus and computer system | |
| US10854247B2 (en) | Apparatuses and methods to selectively perform logical operations | |
| JPS63281299A (ja) | 連想メモリ装置 | |
| US6430083B1 (en) | Register file scheme | |
| EP1713082B1 (en) | Improvements relating to content addressable (associative) memory devices | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| US10622034B2 (en) | Element value comparison in memory | |
| JPH0863975A (ja) | スタティックｒａｍおよびこのスタティックｒａｍを有する処理装置 | |
| GB2381095A (en) | A multi-way set-associative cache memory in which an output is selected by selecting one of the sense amplifiers | |
| JP2777034B2 (ja) | 半導体記憶装置 | |
| JP3923642B2 (ja) | 半導体記憶装置 | |
| US20230223075A1 (en) | Pseudo-triple-port sram datapaths | |
| JPH06215583A (ja) | 連想メモリ | |
| JP2000173270A (ja) | 半導体メモリ | |
| JPH10134583A (ja) | 連想メモリ | |
| Adams | Content Addressable Memories: Design & Test Considerations | |
| JPH08273399A (ja) | メモリ | |
| JPS62165792A (ja) | 連想メモリ |