JPH06215583A - 連想メモリ - Google Patents
連想メモリInfo
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- JPH06215583A JPH06215583A JP693693A JP693693A JPH06215583A JP H06215583 A JPH06215583 A JP H06215583A JP 693693 A JP693693 A JP 693693A JP 693693 A JP693693 A JP 693693A JP H06215583 A JPH06215583 A JP H06215583A
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Abstract
(57)【要約】
【目的】 マッチ線上での電力消費を低減する。
【構成】 ダミーセル３０によってダミーマッチ線ＤＭ
Ｌが“Ｌ”レベルになると、マッチ線出力回路５１を介
してＡＮＤゲート５２の出力が“Ｌ”レベルとなる。す
ると、マッチ線出力回路２４0 〜２４m-1 から出力され
たマッチ結果がラッチ回路５３0 〜５３m-1 でラッチさ
れ、その後、該ＡＮＤゲート５２の“Ｌ”レベル出力に
より、各ＣＡＭセル１０0,0 〜１０m-1,n-1 内の検索手
段がディゼーブルとなる。そのため、反転ライトイネー
ブル信号ＷＥ／が“Ｌ”レベルでも、ダミーマッチ線Ｄ
ＭＬが“Ｌ”レベルになった後は、マッチ線ＭＬ0 〜Ｍ
Ｌm- 1 上での電力消費がなくなる。
Ｌが“Ｌ”レベルになると、マッチ線出力回路５１を介
してＡＮＤゲート５２の出力が“Ｌ”レベルとなる。す
ると、マッチ線出力回路２４0 〜２４m-1 から出力され
たマッチ結果がラッチ回路５３0 〜５３m-1 でラッチさ
れ、その後、該ＡＮＤゲート５２の“Ｌ”レベル出力に
より、各ＣＡＭセル１０0,0 〜１０m-1,n-1 内の検索手
段がディゼーブルとなる。そのため、反転ライトイネー
ブル信号ＷＥ／が“Ｌ”レベルでも、ダミーマッチ線Ｄ
ＭＬが“Ｌ”レベルになった後は、マッチ線ＭＬ0 〜Ｍ
Ｌm- 1 上での電力消費がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリ等に
使用される連想メモリ（Content Addressable Memory、
以下ＣＡＭという）に関するものである。
使用される連想メモリ（Content Addressable Memory、
以下ＣＡＭという）に関するものである。
【０００２】
【従来の技術】ＣＡＭは、通常のランダム・アクセス・
メモリ（以下、ＲＡＭという）のようにまずアドレスを
入力して読出しあるいは書込みを行うのではなく、デー
タ列を入力してそれに合致する、あるいは類似するデー
タ列を持ったワードの有無、そのアドレスや個数を単一
のサイクルで調査、出力することが可能なメモリであ
る。このＣＡＭを用いることにより、検索、照合を頻繁
に行うキャッシュメモリ等の性能を飛躍的に向上させる
ことが可能となる。
メモリ（以下、ＲＡＭという）のようにまずアドレスを
入力して読出しあるいは書込みを行うのではなく、デー
タ列を入力してそれに合致する、あるいは類似するデー
タ列を持ったワードの有無、そのアドレスや個数を単一
のサイクルで調査、出力することが可能なメモリであ
る。このＣＡＭを用いることにより、検索、照合を頻繁
に行うキャッシュメモリ等の性能を飛躍的に向上させる
ことが可能となる。
【０００３】図２は、従来の非同期型ＣＡＭの一構成例
を示す要部の回路図である。このＣＡＭは、複数のメモ
リセル選択用ワード線ＷＬ0 〜ＷＬm-1 、照合結果（マ
ッチ結果）伝送用マッチ線ＭＬ0 〜ＭＬm-1 、及びマッ
チイネーブル線ＭＥＬ0 〜ＭＥＬm-1 と、それらと交差
配置されたデータ伝送用ビット線対ＢＬ0 ，ＢＬ0 ／〜
ＢＬn-1 ，ＢＬn-1 ／とを有し、それらの各交差箇所に
は複数のＣＡＭセル１０0,0 〜１０m-1,n-1 が接続され
ている。複数のワード線ＷＬ0 〜ＷＬm-1 は、アドレス
Ａi をデコードするアドレスデコーダ２０によって選択
される。アドレスデコーダ２０は、マッチイネーブル信
号ＥＢを入力する反転アウトプットイネーブル端子ＯＥ
／を有している。
を示す要部の回路図である。このＣＡＭは、複数のメモ
リセル選択用ワード線ＷＬ0 〜ＷＬm-1 、照合結果（マ
ッチ結果）伝送用マッチ線ＭＬ0 〜ＭＬm-1 、及びマッ
チイネーブル線ＭＥＬ0 〜ＭＥＬm-1 と、それらと交差
配置されたデータ伝送用ビット線対ＢＬ0 ，ＢＬ0 ／〜
ＢＬn-1 ，ＢＬn-1 ／とを有し、それらの各交差箇所に
は複数のＣＡＭセル１０0,0 〜１０m-1,n-1 が接続され
ている。複数のワード線ＷＬ0 〜ＷＬm-1 は、アドレス
Ａi をデコードするアドレスデコーダ２０によって選択
される。アドレスデコーダ２０は、マッチイネーブル信
号ＥＢを入力する反転アウトプットイネーブル端子ＯＥ
／を有している。
【０００４】各ビット線対ＢＬ0 ，ＢＬ0 ／〜Ｂ
Ｌn-1 ，ＢＬn-1 の一端には、書込み回路及び読出し回
路を有する入出力回路２１0 〜２１n-1 がそれぞれ接続
されている。各入出力回路２１0 〜２１n-1 には、デー
タの入出力を行う入出力端子ＩＯ0〜ＩＯn-1 、及び反
転ライトイネーブル信号ＷＥ／を入力する入力端子がそ
れぞれ接続されている。各ビット線対ＢＬ0 ，ＢＬ0 ／
〜ＢＬn-1 ，ＢＬn-1 ／の他端は、負荷用のＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳという）対２
２0 ，２２0 ／〜２２n-1 ，２２n-1 ／を介して、電源
電位Ｖｃｃに接続されている。
Ｌn-1 ，ＢＬn-1 の一端には、書込み回路及び読出し回
路を有する入出力回路２１0 〜２１n-1 がそれぞれ接続
されている。各入出力回路２１0 〜２１n-1 には、デー
タの入出力を行う入出力端子ＩＯ0〜ＩＯn-1 、及び反
転ライトイネーブル信号ＷＥ／を入力する入力端子がそ
れぞれ接続されている。各ビット線対ＢＬ0 ，ＢＬ0 ／
〜ＢＬn-1 ，ＢＬn-1 ／の他端は、負荷用のＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳという）対２
２0 ，２２0 ／〜２２n-1 ，２２n-1 ／を介して、電源
電位Ｖｃｃに接続されている。
【０００５】各マッチイネーブル線ＭＥＬ0 〜ＭＥＬ
m-1 の一端からは、共通のマッチイネーブル信号ＥＢが
入力する。各マッチ線ＭＬ0 〜ＭＬm-1 の一端は、負荷
用のＮＭＯＳ２３0 〜２３m-1 を介して電源電位Ｖｃｃ
に接続され、それらの他端が、マッチ線出力回路２４0
〜２４m-1 を介して、マッチ結果を出力するマッチ出力
端子ＭＴ0 〜ＭＴm-1 に接続されている。図３は、図２
中の任意のＣＡＭセル１０i,j （但し、ｉ；０〜ｍ−
１、ｊ；０〜ｎ−１）の構成例を示す回路図である。こ
のＣＡＭセル１０i,j は、データを記憶するデータ記憶
手段であるスタティックＲＡＭ（以下、ＳＲＡＭとい
う）セルに、検索手段を加えた構成になっている。即
ち、データ記憶手段は、電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に接続されたフリップフロップ（以下、ＦＦと
いう）１１と、ワード線ＷＬi （但し、ｉ；０〜ｍ−１
の任意の数）の電位でゲート制御されて該ＦＦ１１とビ
ット線ＢＬj（但し、ｊ；０〜ｎ−１の任意の数）との
間を開閉する信号転送用のＮＭＯＳ１２と、該ワード線
ＷＬi の電位でゲート制御されて該ＦＦ１１とビット線
ＢＬj／との間を開閉する信号転送用ＮＭＯＳ１３と
で、構成されている。検索手段は、ＮＭＯＳ１４，１
５，１６，１７を有し、それらがビット線ＢＬj とビッ
ト線ＢＬj ／との間に直列接続されている。各ＮＭＯＳ
１４，１７のゲートは、マッチイネーブル線ＭＥＬ
i （但し、ｉ；０〜ｍ−１の任意の数）に接続され、さ
らにＮＭＯＳ１５とＮＭＯＳ１６の接続点が、マッチ線
ＭＬi （但し、ｉ；０〜ｍ−１の任意の数）に接続され
ている。
m-1 の一端からは、共通のマッチイネーブル信号ＥＢが
入力する。各マッチ線ＭＬ0 〜ＭＬm-1 の一端は、負荷
用のＮＭＯＳ２３0 〜２３m-1 を介して電源電位Ｖｃｃ
に接続され、それらの他端が、マッチ線出力回路２４0
〜２４m-1 を介して、マッチ結果を出力するマッチ出力
端子ＭＴ0 〜ＭＴm-1 に接続されている。図３は、図２
中の任意のＣＡＭセル１０i,j （但し、ｉ；０〜ｍ−
１、ｊ；０〜ｎ−１）の構成例を示す回路図である。こ
のＣＡＭセル１０i,j は、データを記憶するデータ記憶
手段であるスタティックＲＡＭ（以下、ＳＲＡＭとい
う）セルに、検索手段を加えた構成になっている。即
ち、データ記憶手段は、電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に接続されたフリップフロップ（以下、ＦＦと
いう）１１と、ワード線ＷＬi （但し、ｉ；０〜ｍ−１
の任意の数）の電位でゲート制御されて該ＦＦ１１とビ
ット線ＢＬj（但し、ｊ；０〜ｎ−１の任意の数）との
間を開閉する信号転送用のＮＭＯＳ１２と、該ワード線
ＷＬi の電位でゲート制御されて該ＦＦ１１とビット線
ＢＬj／との間を開閉する信号転送用ＮＭＯＳ１３と
で、構成されている。検索手段は、ＮＭＯＳ１４，１
５，１６，１７を有し、それらがビット線ＢＬj とビッ
ト線ＢＬj ／との間に直列接続されている。各ＮＭＯＳ
１４，１７のゲートは、マッチイネーブル線ＭＥＬ
i （但し、ｉ；０〜ｍ−１の任意の数）に接続され、さ
らにＮＭＯＳ１５とＮＭＯＳ１６の接続点が、マッチ線
ＭＬi （但し、ｉ；０〜ｍ−１の任意の数）に接続され
ている。
【０００６】以上のように構成されるＣＡＭの書込み及
び読出し動作（ａ）と、照合あるいは検索動作（即ち、
マッチ動作）（ｂ）について説明する。 （ａ） 書込み、読出し動作 図２及び図３のＣＡＭセル１０i,j の書き込み、及び読
出し動作は、従来のＲＡＭと同様に行われる。即ち、マ
ッチイネーブル信号ＥＢを“Ｌ”レベルにすると、マッ
チイネーブル線ＭＥＬ0 〜ＭＥＬm-1 を介してＣＡＭセ
ル１０0,0 〜１０m-1,n-1 内のＮＭＯＳ１４，１７がオ
フ状態となり、該ＣＡＭセル１０0,0 〜１０m-1,n-1 の
マッチ能がディゼーブルとなり、ＲＡＭセルとして動作
するようになる。また、マッチイネーブル信号ＥＢが
“Ｌ”レベルになると、アドレスデコーダ２０がイネー
ブルとなる。アレドレスデコーダ２０は、入力されたア
ドレスＡiをデコードし、そのデコード結果によって１
本のワード線ＷＬi がアクティブ（例えば、“Ｈ”レベ
ル）となり、それに接続されたＣＡＭセル１０0,0 〜１
０m-1,n-1 内のＮＭＯＳ１２，１３がオン状態となる。
び読出し動作（ａ）と、照合あるいは検索動作（即ち、
マッチ動作）（ｂ）について説明する。 （ａ） 書込み、読出し動作 図２及び図３のＣＡＭセル１０i,j の書き込み、及び読
出し動作は、従来のＲＡＭと同様に行われる。即ち、マ
ッチイネーブル信号ＥＢを“Ｌ”レベルにすると、マッ
チイネーブル線ＭＥＬ0 〜ＭＥＬm-1 を介してＣＡＭセ
ル１０0,0 〜１０m-1,n-1 内のＮＭＯＳ１４，１７がオ
フ状態となり、該ＣＡＭセル１０0,0 〜１０m-1,n-1 の
マッチ能がディゼーブルとなり、ＲＡＭセルとして動作
するようになる。また、マッチイネーブル信号ＥＢが
“Ｌ”レベルになると、アドレスデコーダ２０がイネー
ブルとなる。アレドレスデコーダ２０は、入力されたア
ドレスＡiをデコードし、そのデコード結果によって１
本のワード線ＷＬi がアクティブ（例えば、“Ｈ”レベ
ル）となり、それに接続されたＣＡＭセル１０0,0 〜１
０m-1,n-1 内のＮＭＯＳ１２，１３がオン状態となる。
【０００７】次に、反転ライトイネーブル信号ＷＥ／を
“Ｌ”レベルにすると、入出力回路２１0 〜２１n-1 内
の書込み回路がイネーブルとなり、該書込み回路によっ
て入出力端子ＩＯ0 〜ＩＯn-1 に入力された書込みデー
タが取り込まれ、ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬ
n-1 ，ＢＬn-1 ／へ出力される。このビット線対Ｂ
Ｌ0，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 上の書込みデータ
は、ＣＡＭセル１０0,0 〜１０m-1,n-1 内のＮＭＯＳ１
２，１３を介してＦＦ１１に書き込まれる。
“Ｌ”レベルにすると、入出力回路２１0 〜２１n-1 内
の書込み回路がイネーブルとなり、該書込み回路によっ
て入出力端子ＩＯ0 〜ＩＯn-1 に入力された書込みデー
タが取り込まれ、ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬ
n-1 ，ＢＬn-1 ／へ出力される。このビット線対Ｂ
Ｌ0，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 上の書込みデータ
は、ＣＡＭセル１０0,0 〜１０m-1,n-1 内のＮＭＯＳ１
２，１３を介してＦＦ１１に書き込まれる。
【０００８】読出し時は、反転ライトイネーブル信号Ｗ
Ｅ／を“Ｈ”レベルに保持することにより、入出力回路
２１0 〜２１n-1 内の読出し回路がイネーブルとなる。
選択されたＣＡＭセル１０i,j 内のＦＦ１１の記憶デー
タが、ビット線対ＢＬj ，ＢＬj ／へ出力されると、該
ビット線対ＢＬj ，ＢＬj ／上の読出しデータが、入出
力回路２１j 内の読出し回路を介して入出力端子ＩＯj
から出力される。
Ｅ／を“Ｈ”レベルに保持することにより、入出力回路
２１0 〜２１n-1 内の読出し回路がイネーブルとなる。
選択されたＣＡＭセル１０i,j 内のＦＦ１１の記憶デー
タが、ビット線対ＢＬj ，ＢＬj ／へ出力されると、該
ビット線対ＢＬj ，ＢＬj ／上の読出しデータが、入出
力回路２１j 内の読出し回路を介して入出力端子ＩＯj
から出力される。
【０００９】（ｂ） マッチ動作 図４は、図２のマッチ動作のタイムチャートを示す図で
ある。この図に示すように、マッチイネーブル信号ＥＢ
を“Ｈ”レベルとし、アドレスデコーダ２０をディゼー
ブルとし、それに接続されたワード線ＷＬ0 〜ＷＬm-1
を全て“Ｌ”レベルに固定する。同時に、ビット線対Ｂ
Ｌ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／及びマッチ線Ｍ
Ｌi が“Ｈ”レベルとなる。次に、反転ライトイネーブ
ル信号ＷＥ／を“Ｌ”レベルにすることにより、入出力
回路２１0 〜２１n-1 内の書込み回路がイネーブルとな
り、入出力端子ＩＯ0 〜ＩＯn-1 に入力にされたマッチ
データがビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬ
n-1 ／へ送られる。このビット線対ＢＬ0 ，ＢＬ0 ／〜
ＢＬn-1 ，ＢＬn-1 ／上のマッチデータにより、それに
接続されたｍ個のＣＡＭセル１０i,jが動作し、該ＣＡ
Ｍセル１０i,j 内のＮＭＯＳ１５，１６により、入力さ
れたマッチデータとＣＡＭセルデータとの一致／不一致
の照合が行われる。不一致のＣＡＭセル１０i,j は、
“Ｌ”レベルをマッチ線ＭＬi 上へ出力する。このよう
な動作は、全ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，
ＢＬn-1 ／上で行われ、マッチデータと記憶データが一
致したＣＡＭセル１０i,j に接続されたマッチ線ＭＬi
のみが“Ｈ”レベルとなり、そのマッチ結果がマッチ線
出力回路２４i より読出され、マッチ出力端子ＭＴi か
ら出力される。
ある。この図に示すように、マッチイネーブル信号ＥＢ
を“Ｈ”レベルとし、アドレスデコーダ２０をディゼー
ブルとし、それに接続されたワード線ＷＬ0 〜ＷＬm-1
を全て“Ｌ”レベルに固定する。同時に、ビット線対Ｂ
Ｌ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／及びマッチ線Ｍ
Ｌi が“Ｈ”レベルとなる。次に、反転ライトイネーブ
ル信号ＷＥ／を“Ｌ”レベルにすることにより、入出力
回路２１0 〜２１n-1 内の書込み回路がイネーブルとな
り、入出力端子ＩＯ0 〜ＩＯn-1 に入力にされたマッチ
データがビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬ
n-1 ／へ送られる。このビット線対ＢＬ0 ，ＢＬ0 ／〜
ＢＬn-1 ，ＢＬn-1 ／上のマッチデータにより、それに
接続されたｍ個のＣＡＭセル１０i,jが動作し、該ＣＡ
Ｍセル１０i,j 内のＮＭＯＳ１５，１６により、入力さ
れたマッチデータとＣＡＭセルデータとの一致／不一致
の照合が行われる。不一致のＣＡＭセル１０i,j は、
“Ｌ”レベルをマッチ線ＭＬi 上へ出力する。このよう
な動作は、全ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，
ＢＬn-1 ／上で行われ、マッチデータと記憶データが一
致したＣＡＭセル１０i,j に接続されたマッチ線ＭＬi
のみが“Ｈ”レベルとなり、そのマッチ結果がマッチ線
出力回路２４i より読出され、マッチ出力端子ＭＴi か
ら出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＣＡＭでは、次のような課題があった。従来の図２のＣ
ＡＭは非同期型動作を行う回路であるが、このような非
同期型動作を行うＣＡＭに限らず、同期型動作を行うＣ
ＡＭにおいても、ｍ本のマッチ線ＭＬ0 〜ＭＬm-1 のう
ち、大半（通常は、ｍ−１本）が“Ｌ”レベル（即、不
一致）となるため、これらのマッチ線ＭＬ0 〜ＭＬm-1
上で非常に多くの電力を消費するという問題があり、そ
れを解決することが困難であった。本発明は、前記従来
技術が持っていた課題として、マッチ線上での消費電力
が増大するという点について解決したＣＡＭを提供する
ものである。
ＣＡＭでは、次のような課題があった。従来の図２のＣ
ＡＭは非同期型動作を行う回路であるが、このような非
同期型動作を行うＣＡＭに限らず、同期型動作を行うＣ
ＡＭにおいても、ｍ本のマッチ線ＭＬ0 〜ＭＬm-1 のう
ち、大半（通常は、ｍ−１本）が“Ｌ”レベル（即、不
一致）となるため、これらのマッチ線ＭＬ0 〜ＭＬm-1
上で非常に多くの電力を消費するという問題があり、そ
れを解決することが困難であった。本発明は、前記従来
技術が持っていた課題として、マッチ線上での消費電力
が増大するという点について解決したＣＡＭを提供する
ものである。
【００１１】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数のメモリセル選択用ワード線、
照合結果伝送用マッチ線及びデータ伝送用ビット線対
と、検索を行う前記ビット線対に書込みデータを入力す
る複数の書込み回路と、前記ワード線、マッチ線及びビ
ット線対に接続されマトリクス状に配列された複数のＣ
ＡＭセルとを備え、前記各ＣＡＭセルは、データを記憶
するデータ記憶手段と、マッチイネーブル信号によりイ
ネーブルとなって該データ記憶手段の記憶データと前記
ビット線対上の書込みデータとの照合を行い、その照合
結果（マッチ結果）を前記マッチ線へ出力する検索手段
とで、構成したＣＡＭにおいて、次のような手段を講じ
ている。
を解決するために、複数のメモリセル選択用ワード線、
照合結果伝送用マッチ線及びデータ伝送用ビット線対
と、検索を行う前記ビット線対に書込みデータを入力す
る複数の書込み回路と、前記ワード線、マッチ線及びビ
ット線対に接続されマトリクス状に配列された複数のＣ
ＡＭセルとを備え、前記各ＣＡＭセルは、データを記憶
するデータ記憶手段と、マッチイネーブル信号によりイ
ネーブルとなって該データ記憶手段の記憶データと前記
ビット線対上の書込みデータとの照合を行い、その照合
結果（マッチ結果）を前記マッチ線へ出力する検索手段
とで、構成したＣＡＭにおいて、次のような手段を講じ
ている。
【００１２】即、本発明では、前記イネーブル信号によ
りイネーブルとなって常に不一致動作をするダミーマッ
チ手段を設け、前記ダミーマッチ手段の出力に基づき、
前記マッチ線からマッチ結果を読出した後に前記ＣＡＭ
セル内の検索手段をディゼーブルにする構成にしてい
る。第２の発明では、第１の発明のＣＡＭにおいて、前
記イネーブル信号によりイネーブルとなって常に不一致
動作をするダミーマッチ手段を設け、前記ダミーマッチ
手段の出力に基づき、前記マッチ線からマッチ結果を読
出した後に前記書込み回路をディゼーブルにする構成に
している。
りイネーブルとなって常に不一致動作をするダミーマッ
チ手段を設け、前記ダミーマッチ手段の出力に基づき、
前記マッチ線からマッチ結果を読出した後に前記ＣＡＭ
セル内の検索手段をディゼーブルにする構成にしてい
る。第２の発明では、第１の発明のＣＡＭにおいて、前
記イネーブル信号によりイネーブルとなって常に不一致
動作をするダミーマッチ手段を設け、前記ダミーマッチ
手段の出力に基づき、前記マッチ線からマッチ結果を読
出した後に前記書込み回路をディゼーブルにする構成に
している。
【００１３】
【作用】第１の発明によれば、以上のようにＣＡＭを構
成したので、常に不一致動作をするダミーマッチ手段の
出力により、マッチ結果を読出した後にＣＡＭセルがデ
ィゼーブルになり、実際のマッチ動作時以外ではマッチ
線上での電力消費がなくなる。第２の発明によれば、常
に不一致動作をするダーミマッチ手段の出力により、マ
ッチ結果を読出した後に書込み回路がディゼーブルにな
り、第１の発明と同様に、実際のマッチ動作時以外には
マッチ線上での電力消費がなくなる。従って、前記課題
を解決できるのである。
成したので、常に不一致動作をするダミーマッチ手段の
出力により、マッチ結果を読出した後にＣＡＭセルがデ
ィゼーブルになり、実際のマッチ動作時以外ではマッチ
線上での電力消費がなくなる。第２の発明によれば、常
に不一致動作をするダーミマッチ手段の出力により、マ
ッチ結果を読出した後に書込み回路がディゼーブルにな
り、第１の発明と同様に、実際のマッチ動作時以外には
マッチ線上での電力消費がなくなる。従って、前記課題
を解決できるのである。
【００１４】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す非同期型ＣＡＭの
要部の回路図であり、従来の図２及び図３中の要素と共
通の要素には共通の符号が付されている。このＣＡＭで
は、従来の図２のＣＡＭに、ｎ個のダミーセル３０，４
０1 〜４０n-1 、ダミーマッチ線ＤＭＬ、ダミーマッチ
イネーブル線ＤＭＥＬ、負荷用ＮＭＯＳ５０、マッチ線
出力回路５１、２入力ＡＮＤゲート５２、及びｍ個のラ
ッチ回路５３0 〜５３m-1 が追加されている。ダミーセ
ル３０は、マッチデータにかかわらずダーミーマッチ線
ＤＭＬを“Ｌ”レベルにする機能を有し、ビット線ＢＬ
0 とビット線ＢＬ0 ／間に接続されている。各ダミーセ
ル４０1 〜４０n-1 は、容量負荷として使用されるもの
で、各ビット線対ＢＬ１，ＢＬ１／〜ＢＬn-1 ，ＢＬ
n-1 ／間に接続されている。これらのダミーセル３０，
４０1 〜４０n-1 は、ダミーマッチ線ＤＭＬ及びダミー
マッチイネーブル線ＤＭＥＬに共通接続され、マッチ動
作時に“Ｌ”レベルになるスピードがワーストケースと
なるように構成されている。
要部の回路図であり、従来の図２及び図３中の要素と共
通の要素には共通の符号が付されている。このＣＡＭで
は、従来の図２のＣＡＭに、ｎ個のダミーセル３０，４
０1 〜４０n-1 、ダミーマッチ線ＤＭＬ、ダミーマッチ
イネーブル線ＤＭＥＬ、負荷用ＮＭＯＳ５０、マッチ線
出力回路５１、２入力ＡＮＤゲート５２、及びｍ個のラ
ッチ回路５３0 〜５３m-1 が追加されている。ダミーセ
ル３０は、マッチデータにかかわらずダーミーマッチ線
ＤＭＬを“Ｌ”レベルにする機能を有し、ビット線ＢＬ
0 とビット線ＢＬ0 ／間に接続されている。各ダミーセ
ル４０1 〜４０n-1 は、容量負荷として使用されるもの
で、各ビット線対ＢＬ１，ＢＬ１／〜ＢＬn-1 ，ＢＬ
n-1 ／間に接続されている。これらのダミーセル３０，
４０1 〜４０n-1 は、ダミーマッチ線ＤＭＬ及びダミー
マッチイネーブル線ＤＭＥＬに共通接続され、マッチ動
作時に“Ｌ”レベルになるスピードがワーストケースと
なるように構成されている。
【００１５】ダミーマッチ線ＤＭＬの一端は、負荷用の
ＮＭＯＳ５０を介して電源電位Ｖｃｃに接続され、その
他端が、マッチ線出力回路５１の入力側に接続されてい
る。ダミーマッチイネーブル線ＤＭＥＬの一端には、マ
ッチイネーブル信号ＥＢが入力され、その他端が、マッ
チ線出力回路５１の出力側とＡＮＤゲート５２の入力側
とに接続されている。ＡＮＤゲート５２の出力側は、マ
ッチ線ＭＬ0 〜ＭＬm-1 に共通接続されると共に、各ラ
ッチ回路５３0 〜５３m-1 のゲート端子Ｇに共通接続さ
れている。各ラッチ回路５３0 〜５３m-1 の入力端子Ｄ
は、マッチ線出力回路２４0 〜２４m- 1 の出力側にそれ
ぞれ接続され、さらにそれらの各ラッチ回路５３0 〜５
３m-1の出力端子Ｑが、マッチ出力端子ＭＴ0 〜ＭＴ
m-1 にそれぞれ接続されている。そのため、少なくとも
ダミーマッチ線ＤＭＬの“Ｌ”レベルになるスピード
は、通常のＣＡＭセル１０i,j のそれよりも速くはなら
ない。
ＮＭＯＳ５０を介して電源電位Ｖｃｃに接続され、その
他端が、マッチ線出力回路５１の入力側に接続されてい
る。ダミーマッチイネーブル線ＤＭＥＬの一端には、マ
ッチイネーブル信号ＥＢが入力され、その他端が、マッ
チ線出力回路５１の出力側とＡＮＤゲート５２の入力側
とに接続されている。ＡＮＤゲート５２の出力側は、マ
ッチ線ＭＬ0 〜ＭＬm-1 に共通接続されると共に、各ラ
ッチ回路５３0 〜５３m-1 のゲート端子Ｇに共通接続さ
れている。各ラッチ回路５３0 〜５３m-1 の入力端子Ｄ
は、マッチ線出力回路２４0 〜２４m- 1 の出力側にそれ
ぞれ接続され、さらにそれらの各ラッチ回路５３0 〜５
３m-1の出力端子Ｑが、マッチ出力端子ＭＴ0 〜ＭＴ
m-1 にそれぞれ接続されている。そのため、少なくとも
ダミーマッチ線ＤＭＬの“Ｌ”レベルになるスピード
は、通常のＣＡＭセル１０i,j のそれよりも速くはなら
ない。
【００１６】図５は、図１中のダミーセル３０の構成例
を示す回路図である。このダミーセル３０は、ＮＭＯＳ
３１，３２，３３，３４とインバータ３５，３６を有
し、そのＮＭＯＳ３１，３２，３３，３４が、ビット線
ＢＬ0 とＢＬ0／との間に直列接続されている。ビット
線ＢＬ0 は、インバータ３５を介してＮＭＯＳ３２のゲ
ートに接続されている。ビット線ＢＬ0 ／は、インバー
タ３６を介してＮＭＯＳ３３のゲートに接続されてい
る。ＮＭＯＳ３２と３３の接続点には、ダミーマッチ線
ＤＭＬが接続され、さらにＮＭＯＳ３１，３４のゲート
が、ダミーマッチイネーブル線ＤＭＥＬに共通接続され
ている。
を示す回路図である。このダミーセル３０は、ＮＭＯＳ
３１，３２，３３，３４とインバータ３５，３６を有
し、そのＮＭＯＳ３１，３２，３３，３４が、ビット線
ＢＬ0 とＢＬ0／との間に直列接続されている。ビット
線ＢＬ0 は、インバータ３５を介してＮＭＯＳ３２のゲ
ートに接続されている。ビット線ＢＬ0 ／は、インバー
タ３６を介してＮＭＯＳ３３のゲートに接続されてい
る。ＮＭＯＳ３２と３３の接続点には、ダミーマッチ線
ＤＭＬが接続され、さらにＮＭＯＳ３１，３４のゲート
が、ダミーマッチイネーブル線ＤＭＥＬに共通接続され
ている。
【００１７】図６は、図１中のダミーセル４０k （但
し、ｋ；１〜ｎ−１の任意の数）の構成例を示す回路図
である。このダミーセル４０k は、ＮＭＯＳ４１，４
２，４３，４を有し、それらがビット線対ＢＬk ，ＢＬ
k ／間に直列に接続されている。ＮＭＯＳ４１，４４の
ゲートは、ダミーマッチイネーブル線ＤＭＥＬに共通接
続され、さらにＮＭＯＳ４２，４３のゲートが、接地電
位Ｖｓｓに接続されている。ＮＭＯＳ４２と４３の接続
点には、ダミーマッチ線ＤＭＬが接続されている。以上
のように構成されるＣＡＭでは、ＣＡＭセル１０i,２の
書込みあるいは読出しを行う場合、マッチイネーブル信
号ＥＢを“Ｌ”レベルにする。すると、“Ｌ”レベルの
マッチイネーブル信号ＥＢが、ダミーマッチイネーブル
線ＤＭＥＬを介してＡＮＤゲート５２へ送られ、該ＡＮ
Ｄゲート５２の出力が“Ｌ”レベルとなり、それが各マ
ッチイネーブル線ＭＥＬ0 〜ＭＥＬm-1 を介して全ＣＡ
Ｍセル１０0,0 〜１０m-1,n-1 へ送られる。これによ
り、全ＣＡＭセル１０0,0 〜１０m-1,n-1 のマッチ機能
がディゼーブルとなり、従来と同様にＲＡＭセルとして
動作し、それらに対するデータの書込みあるいは読出し
が行われる。
し、ｋ；１〜ｎ−１の任意の数）の構成例を示す回路図
である。このダミーセル４０k は、ＮＭＯＳ４１，４
２，４３，４を有し、それらがビット線対ＢＬk ，ＢＬ
k ／間に直列に接続されている。ＮＭＯＳ４１，４４の
ゲートは、ダミーマッチイネーブル線ＤＭＥＬに共通接
続され、さらにＮＭＯＳ４２，４３のゲートが、接地電
位Ｖｓｓに接続されている。ＮＭＯＳ４２と４３の接続
点には、ダミーマッチ線ＤＭＬが接続されている。以上
のように構成されるＣＡＭでは、ＣＡＭセル１０i,２の
書込みあるいは読出しを行う場合、マッチイネーブル信
号ＥＢを“Ｌ”レベルにする。すると、“Ｌ”レベルの
マッチイネーブル信号ＥＢが、ダミーマッチイネーブル
線ＤＭＥＬを介してＡＮＤゲート５２へ送られ、該ＡＮ
Ｄゲート５２の出力が“Ｌ”レベルとなり、それが各マ
ッチイネーブル線ＭＥＬ0 〜ＭＥＬm-1 を介して全ＣＡ
Ｍセル１０0,0 〜１０m-1,n-1 へ送られる。これによ
り、全ＣＡＭセル１０0,0 〜１０m-1,n-1 のマッチ機能
がディゼーブルとなり、従来と同様にＲＡＭセルとして
動作し、それらに対するデータの書込みあるいは読出し
が行われる。
【００１８】次に、図８を参照しつつ、マッチ動作を説
明する。図８は、この第１の実施例のＣＡＭのマッチ動
作と、後述する第２の実施例のＣＡＭのマッチ動作を示
すタイムチャートである。実線の波形が第１の実施例を
示す図１のタイムチャート、破線の波形が後述する第２
の実施例を示す図７のタイムチャートである。マッチイ
ネーブル信号ＥＢを“Ｈ”レベルにすると、ダミーマッ
チイネーブル線ＤＭＥＬを介してダミーセル３０内のＮ
ＭＯＳ３１，３４がオン状態となると共に、各ダミーセ
ル４０1 〜４０n-1 内のＮＭＯＳ４１，４４がオン状態
となり、それらのダミーセル３０，４０1 〜４０n-1 が
イネーブル状態となる。また、ＡＮＤゲート５２の出力
が“Ｈ”レベルとなり、各マッチイネーブル線ＭＥＬ0
〜ＭＥＬm-1 を介して各ＣＡＭセル１０0,0 〜１０
m-1,n-1 内の図３のＮＭＯＳ１４，１７がオン状態とな
り、それらがイネーブル状態となる。
明する。図８は、この第１の実施例のＣＡＭのマッチ動
作と、後述する第２の実施例のＣＡＭのマッチ動作を示
すタイムチャートである。実線の波形が第１の実施例を
示す図１のタイムチャート、破線の波形が後述する第２
の実施例を示す図７のタイムチャートである。マッチイ
ネーブル信号ＥＢを“Ｈ”レベルにすると、ダミーマッ
チイネーブル線ＤＭＥＬを介してダミーセル３０内のＮ
ＭＯＳ３１，３４がオン状態となると共に、各ダミーセ
ル４０1 〜４０n-1 内のＮＭＯＳ４１，４４がオン状態
となり、それらのダミーセル３０，４０1 〜４０n-1 が
イネーブル状態となる。また、ＡＮＤゲート５２の出力
が“Ｈ”レベルとなり、各マッチイネーブル線ＭＥＬ0
〜ＭＥＬm-1 を介して各ＣＡＭセル１０0,0 〜１０
m-1,n-1 内の図３のＮＭＯＳ１４，１７がオン状態とな
り、それらがイネーブル状態となる。
【００１９】反転ライトイネーブル信号ＷＥ／が“Ｈ”
レベル（非アクティブ）であれば、負荷用ＮＭＯＳ対２
２0 ，２２0 ／〜２２n-1 ，２２n-1 ／を介して各ビッ
ト線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／が
“Ｈ”レベルになると共に、負荷用ＮＭＯＳ２３0 〜２
３m-1 ，５０を介して各マッチ線ＭＬ0 〜ＭＬm-1 及び
ダミーマッチ線ＤＭＬが“Ｈ”レベルになる。反転ライ
トイネーブル信号ＷＥ／が“Ｌ”レベル（アクティブ）
になると、各入出力回路２１0 〜２１n-1 内の書込み回
路がイネーブル状態になり、入出力端子ＩＯ0 〜ＩＯ
n-1 に供給されたマッチデータが該書込み回路により取
り込まれ、ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，Ｂ
Ｌn-1 ／へ出力される。この、ビット線対ＢＬ0 ，ＢＬ
0 ／〜ＢＬn-1 ，ＢＬn-1 ／上のマッチデータにより、
ＣＡＭセル１０0,0 〜１０m-1,n-1 が動作し、マッチ線
ＭＬ0 〜ＭＬm-1 が“Ｈ”レベルのままか、あるいは
“Ｌ”レベル状態となる。
レベル（非アクティブ）であれば、負荷用ＮＭＯＳ対２
２0 ，２２0 ／〜２２n-1 ，２２n-1 ／を介して各ビッ
ト線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／が
“Ｈ”レベルになると共に、負荷用ＮＭＯＳ２３0 〜２
３m-1 ，５０を介して各マッチ線ＭＬ0 〜ＭＬm-1 及び
ダミーマッチ線ＤＭＬが“Ｈ”レベルになる。反転ライ
トイネーブル信号ＷＥ／が“Ｌ”レベル（アクティブ）
になると、各入出力回路２１0 〜２１n-1 内の書込み回
路がイネーブル状態になり、入出力端子ＩＯ0 〜ＩＯ
n-1 に供給されたマッチデータが該書込み回路により取
り込まれ、ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，Ｂ
Ｌn-1 ／へ出力される。この、ビット線対ＢＬ0 ，ＢＬ
0 ／〜ＢＬn-1 ，ＢＬn-1 ／上のマッチデータにより、
ＣＡＭセル１０0,0 〜１０m-1,n-1 が動作し、マッチ線
ＭＬ0 〜ＭＬm-1 が“Ｈ”レベルのままか、あるいは
“Ｌ”レベル状態となる。
【００２０】また、ダミーマッチ線ＤＭＬは、ダミーセ
ル３０により、必ず“Ｌ”レベルとなり、マッチ線出力
回路５１を通してＡＮＤゲート５２の出力が“Ｌ”レベ
ルとなる。このＡＮＤゲート５２の“Ｌ”レベル出力に
より、マッチ線出力回路２４0 〜２４m-1 の出力データ
がラッチ回路５３0 〜５３m-1 にラッチされ、さらに各
ＣＡＭセル１０0,0 〜１０m-1,n-1 内の図３のＮＭＯＳ
１４，１７がオフ状態となり、それらがディゼーブル状
態となる。各ＣＡＭセル１０0,0 〜１０m-1,n- 1 がディ
ゼーブル状態になることにより、マッチ線ＭＬ0 〜ＭＬ
m-1 が“Ｈ”レベル状態に戻る。次に、反転ライトイネ
ーブル信号ＷＥ／が“Ｈ”レベルとなり、ビット線対Ｂ
Ｌ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／、及びダミーマ
ッチ線ＤＭＬが“Ｈ”レベルとなり、マッチ動作が完了
する。以上のように、本実施例では、ダミーマッチ線Ｄ
ＭＬの出力により、マッチ線出力回路５１及びＡＮＤゲ
ート５２を介してラッチ回路５３0 〜５３m-1 でマッチ
結果をラッチした後、ＣＡＭセル１０0,0 〜１０
m-1,n-1 をディゼーブル状態にする構成している。その
ため、反転ライトイネーブル信号ＷＥ／が“Ｌ”レベル
でも、ダミーマッチ線ＤＭＬが“Ｌ”レベルになった後
は、マッチ線ＭＬ0 〜ＭＬm-1 上での電力消費がなく、
低消費電力化を実現できる。
ル３０により、必ず“Ｌ”レベルとなり、マッチ線出力
回路５１を通してＡＮＤゲート５２の出力が“Ｌ”レベ
ルとなる。このＡＮＤゲート５２の“Ｌ”レベル出力に
より、マッチ線出力回路２４0 〜２４m-1 の出力データ
がラッチ回路５３0 〜５３m-1 にラッチされ、さらに各
ＣＡＭセル１０0,0 〜１０m-1,n-1 内の図３のＮＭＯＳ
１４，１７がオフ状態となり、それらがディゼーブル状
態となる。各ＣＡＭセル１０0,0 〜１０m-1,n- 1 がディ
ゼーブル状態になることにより、マッチ線ＭＬ0 〜ＭＬ
m-1 が“Ｈ”レベル状態に戻る。次に、反転ライトイネ
ーブル信号ＷＥ／が“Ｈ”レベルとなり、ビット線対Ｂ
Ｌ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／、及びダミーマ
ッチ線ＤＭＬが“Ｈ”レベルとなり、マッチ動作が完了
する。以上のように、本実施例では、ダミーマッチ線Ｄ
ＭＬの出力により、マッチ線出力回路５１及びＡＮＤゲ
ート５２を介してラッチ回路５３0 〜５３m-1 でマッチ
結果をラッチした後、ＣＡＭセル１０0,0 〜１０
m-1,n-1 をディゼーブル状態にする構成している。その
ため、反転ライトイネーブル信号ＷＥ／が“Ｌ”レベル
でも、ダミーマッチ線ＤＭＬが“Ｌ”レベルになった後
は、マッチ線ＭＬ0 〜ＭＬm-1 上での電力消費がなく、
低消費電力化を実現できる。
【００２１】第２の実施例 図７、本発明の第２の実施例を示す非同期型ＣＡＭの要
部の回路図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。このＣＡＭ
では、マッチイネーブル信号ＥＢがマッチイネーブル線
ＭＥＬ0 〜ＭＥＬm-1 及びダミーマッチイネーブル線Ｄ
ＭＥＬへ直接供給されると共に、図１のＡＮＤゲート５
２、及びラッチ回路５３0 〜５３m-1 に代えて、インバ
ータ６１、２入力ＮＯＲゲート６２、及び遅延型フリッ
プフロップ（以下、ＤＦＦという）６３0 〜６３m-1 が
設けられている点のみが異なっている。マッチ線出力回
路５１の出力側には、インバータ６１の入力側が接続さ
れ、該インバータ６１の出力側と反転ライトイネーブル
信号ＷＥ／とが、２入力ＮＯＲゲート６２の入力側に接
続され、該ＮＯＲゲート６２の出力側が、入出力回路２
１0 〜２１n-1 に接続されている。また、インバータ６
１の出力側には、各ＤＦＦ６３0 〜６３m-1 のクロック
端子Ｃが接続され、それらの各入力端子Ｄがマッチ線出
力回路２４0 〜２４m-1 の出力側にそれぞれ接続され、
さらにそれらの各出力端子Ｑがマッチ出力端子ＭＴ0 〜
ＭＴm-1 にそれぞれ接続されている。このＣＡＭでは、
ＣＡＭセル１０0,0 〜１０m-1,n-1 の書込みあるいは読
出しを行う場合、第１の実施例と同様に、マッチイネー
ブル信号ＥＢを“Ｌ”レベルにすると、ＣＡＭセル１０
0,0 〜１０m-1,n-1 のマッチ機能がディゼーブルとな
り、それらがＲＡＭセルとして動作することにより、そ
れらに対するデータの書込みあるいは読出しが行われ
る。
部の回路図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。このＣＡＭ
では、マッチイネーブル信号ＥＢがマッチイネーブル線
ＭＥＬ0 〜ＭＥＬm-1 及びダミーマッチイネーブル線Ｄ
ＭＥＬへ直接供給されると共に、図１のＡＮＤゲート５
２、及びラッチ回路５３0 〜５３m-1 に代えて、インバ
ータ６１、２入力ＮＯＲゲート６２、及び遅延型フリッ
プフロップ（以下、ＤＦＦという）６３0 〜６３m-1 が
設けられている点のみが異なっている。マッチ線出力回
路５１の出力側には、インバータ６１の入力側が接続さ
れ、該インバータ６１の出力側と反転ライトイネーブル
信号ＷＥ／とが、２入力ＮＯＲゲート６２の入力側に接
続され、該ＮＯＲゲート６２の出力側が、入出力回路２
１0 〜２１n-1 に接続されている。また、インバータ６
１の出力側には、各ＤＦＦ６３0 〜６３m-1 のクロック
端子Ｃが接続され、それらの各入力端子Ｄがマッチ線出
力回路２４0 〜２４m-1 の出力側にそれぞれ接続され、
さらにそれらの各出力端子Ｑがマッチ出力端子ＭＴ0 〜
ＭＴm-1 にそれぞれ接続されている。このＣＡＭでは、
ＣＡＭセル１０0,0 〜１０m-1,n-1 の書込みあるいは読
出しを行う場合、第１の実施例と同様に、マッチイネー
ブル信号ＥＢを“Ｌ”レベルにすると、ＣＡＭセル１０
0,0 〜１０m-1,n-1 のマッチ機能がディゼーブルとな
り、それらがＲＡＭセルとして動作することにより、そ
れらに対するデータの書込みあるいは読出しが行われ
る。
【００２２】次に、図８の破線で示す波形のタイムチャ
ートを参照しつつ、本実施例のマッチ動作を説明する。
第１の実施例と同様に、マッチイネーブル信号ＥＢを
“Ｈ”レベルにすると、ＣＡＭセル１０0,0 〜１０
m-1,n-1 及びダミーセル３０，４０1 〜４０n-1 がイネ
ーブル状態となる。反転ライトイネーブル信号ＷＥ／が
“Ｈ”レベルであれば、それがＮＯＲゲート６２を介し
て入出力回路２１0 〜２１n-1 へ送られ、ビット線対Ｂ
Ｌ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／、マッチ線ＭＬ
0 〜ＭＬm-1 、及びダミーマッチ線ＤＭＬが“Ｈ”レベ
ルとなり、マッチ線出力回路５１を介してインバータ６
１の出力が“Ｌ”レベルとなる。
ートを参照しつつ、本実施例のマッチ動作を説明する。
第１の実施例と同様に、マッチイネーブル信号ＥＢを
“Ｈ”レベルにすると、ＣＡＭセル１０0,0 〜１０
m-1,n-1 及びダミーセル３０，４０1 〜４０n-1 がイネ
ーブル状態となる。反転ライトイネーブル信号ＷＥ／が
“Ｈ”レベルであれば、それがＮＯＲゲート６２を介し
て入出力回路２１0 〜２１n-1 へ送られ、ビット線対Ｂ
Ｌ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／、マッチ線ＭＬ
0 〜ＭＬm-1 、及びダミーマッチ線ＤＭＬが“Ｈ”レベ
ルとなり、マッチ線出力回路５１を介してインバータ６
１の出力が“Ｌ”レベルとなる。
【００２３】反転ライトイネーブル信号ＷＥ／が“Ｌ”
レベルとなると、ＮＯＲゲート６２の出力が“Ｌ”レベ
ルとなり、各入出力回路２１0 〜２１n-1 内の書込み回
路がイネーブル状態となり、該書込み回路によって入出
力端子ＩＯ0 〜ＩＯn-1 に供給されたマッチデータが取
り込まれ、ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，Ｂ
Ｌn-1 ／へ出力される。このマッチデータにより、ＣＡ
Ｍセル１０0,0 〜１０m-1,n-1 が駆動され、マッチ結果
がマッチ線ＭＬ0 〜ＭＬm-1 へ出力される。同時に、ダ
ミーセル３０によってダミーマッチ線ＤＭＬが“Ｌ”レ
ベルになると、マッチ線出力回路５１を介してインバー
タ６１の出力が“Ｈ”レベルとなる。インバータ６１の
出力が“Ｈ”レベルになると、マッチ線出力回路２４0
〜２４m-1 から出力されたマッチ結果がＤＦＦ６３0 〜
６３m-1 に取り込まれる。さらに、インバータ６１の
“Ｈ”レベル出力により、ＮＯＲゲート６２の出力が
“Ｈ”レベルとなり、各入出力回路２１0 〜２１n-1 内
の書込み回路がディゼーブルとなり、全ビット線対ＢＬ
0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／が“Ｈ”レベルと
なる。これにより、マッチ線ＭＬ0 〜ＭＬm-1 及びダミ
ーマッチ線ＤＭＬへの“Ｌ”レベル出力がなくなり、全
マッチ線ＭＬ0 〜ＭＬm-1 とダミーマッチ線ＤＭＬが
“Ｈ”レベルとなり、マッチ動作が完了する。
レベルとなると、ＮＯＲゲート６２の出力が“Ｌ”レベ
ルとなり、各入出力回路２１0 〜２１n-1 内の書込み回
路がイネーブル状態となり、該書込み回路によって入出
力端子ＩＯ0 〜ＩＯn-1 に供給されたマッチデータが取
り込まれ、ビット線対ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，Ｂ
Ｌn-1 ／へ出力される。このマッチデータにより、ＣＡ
Ｍセル１０0,0 〜１０m-1,n-1 が駆動され、マッチ結果
がマッチ線ＭＬ0 〜ＭＬm-1 へ出力される。同時に、ダ
ミーセル３０によってダミーマッチ線ＤＭＬが“Ｌ”レ
ベルになると、マッチ線出力回路５１を介してインバー
タ６１の出力が“Ｈ”レベルとなる。インバータ６１の
出力が“Ｈ”レベルになると、マッチ線出力回路２４0
〜２４m-1 から出力されたマッチ結果がＤＦＦ６３0 〜
６３m-1 に取り込まれる。さらに、インバータ６１の
“Ｈ”レベル出力により、ＮＯＲゲート６２の出力が
“Ｈ”レベルとなり、各入出力回路２１0 〜２１n-1 内
の書込み回路がディゼーブルとなり、全ビット線対ＢＬ
0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／が“Ｈ”レベルと
なる。これにより、マッチ線ＭＬ0 〜ＭＬm-1 及びダミ
ーマッチ線ＤＭＬへの“Ｌ”レベル出力がなくなり、全
マッチ線ＭＬ0 〜ＭＬm-1 とダミーマッチ線ＤＭＬが
“Ｈ”レベルとなり、マッチ動作が完了する。
【００２４】以上のように、本実施例では、ダミーマッ
チ線ＤＭＬの出力により、マッチ線出力回路５１及びイ
ンバータ６１を介してＤＦＦ６３0 〜６３m-1 でマッチ
結果をラッチした後、ＮＯＲゲート６２を介して各入出
力回路２１0 〜２１n-1 内の書込み回路をディゼーブル
にする構成にしている。そのため、第１の実施例と同様
に、反転ライトイネーブル信号ＷＥ／が“Ｌ”レベルで
も、ダミーマッチ線ＤＭＬが“Ｌ”レベルになった後
は、マッチ線ＭＬ0 〜ＭＬm-1 上での電力消費がなく、
低消費電力化を実現できる。
チ線ＤＭＬの出力により、マッチ線出力回路５１及びイ
ンバータ６１を介してＤＦＦ６３0 〜６３m-1 でマッチ
結果をラッチした後、ＮＯＲゲート６２を介して各入出
力回路２１0 〜２１n-1 内の書込み回路をディゼーブル
にする構成にしている。そのため、第１の実施例と同様
に、反転ライトイネーブル信号ＷＥ／が“Ｌ”レベルで
も、ダミーマッチ線ＤＭＬが“Ｌ”レベルになった後
は、マッチ線ＭＬ0 〜ＭＬm-1 上での電力消費がなく、
低消費電力化を実現できる。
【００２５】なお、本発明は、上記実施例に限定され
ず、種種の変形が可能である。例えば、図１及び図７に
おいて、ＣＡＭセル１０0,0 〜１０m-1,n-1 、及びダミ
ーセル３０，４０1 〜４０n-1 を、図３、図５及び図６
以外の回路で構成してもよい。また、図１のＡＮＤゲー
ト５２及びラッチ回路５３0 〜５３m-1 をそれらと同様
の機能を有する他の回路で構成したり、あるいは図７の
インバータ６１、ＮＯＲゲート６２及びＤＦＦ６３0 〜
６３m-1 を、それらと同様の機能を有する他の回路で構
成してもよい。また、上記実施例では非同期型動作のＣ
ＡＭについて説明したが、上記実施例を同期型動作のＣ
ＡＭに適用することも可能である。
ず、種種の変形が可能である。例えば、図１及び図７に
おいて、ＣＡＭセル１０0,0 〜１０m-1,n-1 、及びダミ
ーセル３０，４０1 〜４０n-1 を、図３、図５及び図６
以外の回路で構成してもよい。また、図１のＡＮＤゲー
ト５２及びラッチ回路５３0 〜５３m-1 をそれらと同様
の機能を有する他の回路で構成したり、あるいは図７の
インバータ６１、ＮＯＲゲート６２及びＤＦＦ６３0 〜
６３m-1 を、それらと同様の機能を有する他の回路で構
成してもよい。また、上記実施例では非同期型動作のＣ
ＡＭについて説明したが、上記実施例を同期型動作のＣ
ＡＭに適用することも可能である。
【００２６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、常に不一致動作をするダミーマッチ手段を設
け、該ダミーマッチ手段の出力に基づき、マッチ結果を
読出した後に、ＣＡＭセル内の検索手段をディゼーブル
にする構成にしたので、実際のマッチ動作時以外、例え
ばダミーマッチ線が“Ｌ”レベルになった後は、マッチ
線上での電力消費がなく、該マッチ線上での消費電力を
低減できる。第２の発明によれば、ダミーマッチ手段の
出力に基づき、マッチ結果を読出した後に書込み回路を
ディゼーブルにする構成にしたので、第１の発明と同様
に、実際のマッチ動作時以外、例えばダミーマッチ線が
“Ｌ”レベルになった後はマッチ線上での電力消費がな
く、該マッチ線上での消費電力を低減できる。従って、
マイクロプロセッサ等で使用するキャッシュメモリ等に
適用すれば、効果が大きい。
によれば、常に不一致動作をするダミーマッチ手段を設
け、該ダミーマッチ手段の出力に基づき、マッチ結果を
読出した後に、ＣＡＭセル内の検索手段をディゼーブル
にする構成にしたので、実際のマッチ動作時以外、例え
ばダミーマッチ線が“Ｌ”レベルになった後は、マッチ
線上での電力消費がなく、該マッチ線上での消費電力を
低減できる。第２の発明によれば、ダミーマッチ手段の
出力に基づき、マッチ結果を読出した後に書込み回路を
ディゼーブルにする構成にしたので、第１の発明と同様
に、実際のマッチ動作時以外、例えばダミーマッチ線が
“Ｌ”レベルになった後はマッチ線上での電力消費がな
く、該マッチ線上での消費電力を低減できる。従って、
マイクロプロセッサ等で使用するキャッシュメモリ等に
適用すれば、効果が大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す連想メモリセル
（ＣＡＭ）の要部の回路図である。
（ＣＡＭ）の要部の回路図である。
【図２】従来の連想メモリ（ＣＡＭ）の要部の回路図で
ある。
ある。
【図３】図２中のＣＡＭセルの構成例を示す回路図であ
る。
る。
【図４】図２のマッチ動作を示すタイムチャートであ
る。
る。
【図５】図１中のダミーセル３０の構成例を示す回路図
である。
である。
【図６】図１中のダミーセル４０k の構成例を示す回路
図である。
図である。
【図７】本発明の第２の実施例を示す連想メモリ（ＣＡ
Ｍ）の要部の回路図である。
Ｍ）の要部の回路図である。
【図８】図１及び図７のマッチ動作を示すタイムチャー
トである。
トである。
１０0,0 〜１０m-1,n-1 ＣＡＭセル ２０ アドレスデコーダ ２１0 〜２１n-1 入出力回路 ２４0 〜２４m-1 ，５１ マッチ線出力回路 ３０，４０1 〜４０n-1 ダミーセル ５２ ＡＮＤゲート ５３0 〜５３m-1 ラッチ回路 ６１ インバータ ６２ ＮＯＲゲート ６３0 〜６３m-1 遅延型フリップフロップ
（ＤＦＦ） Ａi アドレス ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／ ビッ
ト線対 ＤＭＬ ダミーマッチ線 ＤＭＥＬ ダミーマッチイネーブル
線 ＥＢ マッチイネーブル信号 ＭＬ0 〜ＭＬm-1 マッチ線 ＭＥＬ0 〜ＭＥＬm-1 マッチイネーブル信号 ＷＥ／ 反転ライトイネーブル信
号 ＷＬ0 〜ＷＬm-1 ワード線
（ＤＦＦ） Ａi アドレス ＢＬ0 ，ＢＬ0 ／〜ＢＬn-1 ，ＢＬn-1 ／ ビッ
ト線対 ＤＭＬ ダミーマッチ線 ＤＭＥＬ ダミーマッチイネーブル
線 ＥＢ マッチイネーブル信号 ＭＬ0 〜ＭＬm-1 マッチ線 ＭＥＬ0 〜ＭＥＬm-1 マッチイネーブル信号 ＷＥ／ 反転ライトイネーブル信
号 ＷＬ0 〜ＷＬm-1 ワード線
Claims (2)
- 【請求項１】 複数のメモリセル選択用ワード線、照合
結果伝送用マッチ線、及びデータ伝送用ビット線対と、 検索を行う前記ビット線対に書込みデータを入力する複
数の書込み回路と、 前記ワード線、マッチ線及びビット線対に接続されマト
リクス状に配列された複数の連想メモリセルとを備え、 前記各連想メモリセルは、データを記憶するデータ記憶
手段と、マッチイネーブル信号によりイネーブルとなっ
て該データ記憶手段の記憶データと前記ビット線対上の
書込みデータとの照合を行い、その照合結果を前記マッ
チ線へ出力する検索手段とで、構成した連想メモリにお
いて、 前記イネーブル信号によりイネーブルとなって常に不一
致動作をするダミーマッチ手段を設け、 前記ダミーマッチ手段の出力に基づき、前記マッチ線か
ら照合結果を読出した後に前記連想メモリセル内の検索
手段をディゼーブルにする構成にしたことを特徴とする
連想メモリ。 - 【請求項２】 複数のメモリセル選択用ワード線、照合
結果伝送用マッチ線、及びデータ伝送用ビット線対と、 検索を行う前記ビット線対に書込みデータを入力する複
数の書き込み回路と、 前記ワード線、マッチ線及びビット線対に接続されマト
リクス状に配列された複数の連想メモリセルとを備え、 前記各連想メモリセルは、データを記憶するデータ記憶
手段と、マッチイネーブル信号によりイネーブルとなっ
て該データ記憶手段の記憶データと前記ビット線対上の
書込みデータとの照合を行い、その照合結果を前記マッ
チ線へ出力する検索手段とで、構成した連想メモリにお
いて、 前記イネーブル信号によりイネーブルとなって常に不一
致動作をするダミーマッチ手段を設け、 前記ダミーマッチ手段の出力に基づき、前記マッチ線か
ら照合結果を読出した後に前記書込み回路をディゼーブ
ルにする構成にしたことを特徴とする連想メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP693693A JPH06215583A (ja) | 1993-01-19 | 1993-01-19 | 連想メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP693693A JPH06215583A (ja) | 1993-01-19 | 1993-01-19 | 連想メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215583A true JPH06215583A (ja) | 1994-08-05 |
Family
ID=11652145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP693693A Withdrawn JPH06215583A (ja) | 1993-01-19 | 1993-01-19 | 連想メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215583A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029705A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi Ltd. | Circuit integre a semi-conducteurs |
| EP0858077A2 (en) * | 1997-02-06 | 1998-08-12 | Nortel Networks Corporation | Content addressable memory |
| JP2009117031A (ja) * | 2009-01-26 | 2009-05-28 | Hitachi Ltd | 半導体装置 |
| JP2009163854A (ja) * | 2007-12-28 | 2009-07-23 | Elpida Memory Inc | 半導体記憶装置 |
-
1993
- 1993-01-19 JP JP693693A patent/JPH06215583A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029705A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi Ltd. | Circuit integre a semi-conducteurs |
| US6121646A (en) * | 1995-03-17 | 2000-09-19 | Hitachi, Ltd. | Semiconductor integrated circuit |
| EP0858077A2 (en) * | 1997-02-06 | 1998-08-12 | Nortel Networks Corporation | Content addressable memory |
| EP0858077A3 (en) * | 1997-02-06 | 1999-12-15 | Nortel Networks Corporation | Content addressable memory |
| JP2009009695A (ja) * | 1997-02-06 | 2009-01-15 | Independence Manzanar Llc | Ｃａｍ、ｃａｍ内で使用するためのダミー一致線チェーン、およびコアセル |
| JP2009163854A (ja) * | 2007-12-28 | 2009-07-23 | Elpida Memory Inc | 半導体記憶装置 |
| JP2009117031A (ja) * | 2009-01-26 | 2009-05-28 | Hitachi Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |