JPH06333395A - 連想メモリ - Google Patents
連想メモリInfo
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- JPH06333395A JPH06333395A JP11672793A JP11672793A JPH06333395A JP H06333395 A JPH06333395 A JP H06333395A JP 11672793 A JP11672793 A JP 11672793A JP 11672793 A JP11672793 A JP 11672793A JP H06333395 A JPH06333395 A JP H06333395A
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Abstract
(57)【要約】
【目的】大容量データに対する高速処理を必要とするブ
ロック分割した連想メモリであって、ピーク電流や消費
電力の低減を図ることのできる連想メモリを提供する。 【構成】ブロック分割された複数のメモリブロックを持
つ連想メモリであって、検索データに対し前記メモリブ
ロックを特定する手段を持ち、前記特定手段により特定
されたメモリブロックに対してのみ検索動作をおこなわ
しめるよう構成する。
ロック分割した連想メモリであって、ピーク電流や消費
電力の低減を図ることのできる連想メモリを提供する。 【構成】ブロック分割された複数のメモリブロックを持
つ連想メモリであって、検索データに対し前記メモリブ
ロックを特定する手段を持ち、前記特定手段により特定
されたメモリブロックに対してのみ検索動作をおこなわ
しめるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、連想メモリ（内容アク
セスメモリ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ
Ｍｅｍｏｒｙ：ＣＡＭ）、特に、ブロック分割された
多数のメモリブロックを有する大容量連想メモリに関す
るものである。
セスメモリ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ
Ｍｅｍｏｒｙ：ＣＡＭ）、特に、ブロック分割された
多数のメモリブロックを有する大容量連想メモリに関す
るものである。
【０００２】
【従来の技術】従来より、一般のメモリ、例えばＳＲＡ
Ｍ，ＤＲＡＭ，ＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰ
ＲＯＭなどに対して、検索データと記憶データとの一致
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、連想メモリ（Ａｓｓｏｓｉａｔｉｖｅ Ｍｅ
ｍｏｒｙ）、すなわち、完全並列型ＣＡＭ（内容アクセ
スメモリ）がよく知られている。
Ｍ，ＤＲＡＭ，ＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰ
ＲＯＭなどに対して、検索データと記憶データとの一致
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、連想メモリ（Ａｓｓｏｓｉａｔｉｖｅ Ｍｅ
ｍｏｒｙ）、すなわち、完全並列型ＣＡＭ（内容アクセ
スメモリ）がよく知られている。
【０００３】これらのメモリのメモリセルの記憶素子と
しては、磁性体（フェライト）、ダイオード、トランジ
スタ等を用いたものが一般的である。上述したように、
メモリの記憶は大別してその種類から上記一般メモリの
ような固定記憶とＣＡＭのような連想記憶に分類され
る。図１２（ａ）に示すように、一般のメモリのような
固定記憶は物理的なメモリアドレスによって検索され
る。すなわち、図１２（ａ）に示すような一般のメモリ
においては、検索データと比較する格納データのアドレ
スを指定し、このアドレスの格納データを読み出して、
その内容を検索データと逐次比較しながら検索を行う。
このため、チップ（半導体記憶回路）全体を検索するた
めには、全アドレスの格納データの内容をアドレスによ
り検索データと逐次比較する必要があり、一般に検索に
時間がかかることが知られている。
しては、磁性体（フェライト）、ダイオード、トランジ
スタ等を用いたものが一般的である。上述したように、
メモリの記憶は大別してその種類から上記一般メモリの
ような固定記憶とＣＡＭのような連想記憶に分類され
る。図１２（ａ）に示すように、一般のメモリのような
固定記憶は物理的なメモリアドレスによって検索され
る。すなわち、図１２（ａ）に示すような一般のメモリ
においては、検索データと比較する格納データのアドレ
スを指定し、このアドレスの格納データを読み出して、
その内容を検索データと逐次比較しながら検索を行う。
このため、チップ（半導体記憶回路）全体を検索するた
めには、全アドレスの格納データの内容をアドレスによ
り検索データと逐次比較する必要があり、一般に検索に
時間がかかることが知られている。
【０００４】これに対しＣＡＭは物理的なメモリアドレ
スによってではなく、内容によって検索される。したが
って、ＣＡＭにおいては、図１２（ｂ）に示すように、
ある検索データに対して、全アドレスの格納データとの
一致不一致を同時に見るものであるため、検索動作が速
いという特徴を有している。すなわち、ＣＡＭの基本機
能は通常のメモリとは逆に検索データを入力し、その検
索データと一致した格納データが記憶されているメモリ
アドレスを出力するものである。
スによってではなく、内容によって検索される。したが
って、ＣＡＭにおいては、図１２（ｂ）に示すように、
ある検索データに対して、全アドレスの格納データとの
一致不一致を同時に見るものであるため、検索動作が速
いという特徴を有している。すなわち、ＣＡＭの基本機
能は通常のメモリとは逆に検索データを入力し、その検
索データと一致した格納データが記憶されているメモリ
アドレスを出力するものである。
【０００５】
【発明が解決しようとする課題】ところで、ＣＡＭで
は、ある検索データに対して、全アドレスの格納データ
との一致不一致を同時に見るため、ＣＡＭメモリチップ
全体の回路が一度に動作することになり、動作電流が大
きくなり、特にピーク電流が大となり、消費電力が大き
くなるという問題があった。特に、ＣＡＭを大容量化す
ると、ピーク電流や消費電力が無視できなくなるほど大
きくなるという問題があった。
は、ある検索データに対して、全アドレスの格納データ
との一致不一致を同時に見るため、ＣＡＭメモリチップ
全体の回路が一度に動作することになり、動作電流が大
きくなり、特にピーク電流が大となり、消費電力が大き
くなるという問題があった。特に、ＣＡＭを大容量化す
ると、ピーク電流や消費電力が無視できなくなるほど大
きくなるという問題があった。
【０００６】また、ＣＡＭを大容量化すると、格納デー
タの数が増大し、データ線（ビット線やビットバー線）
に接続されるメモリセルの数が増大し、データ線が長大
になり、データ線に加わる負荷が増大する結果となる。
このため、大容量ＣＡＭの検索動作が遅くなるという問
題も生じていた。さらに、大容量ＣＡＭでは、格納デー
タのワード長が一般のメモリの格納データのワード長よ
りも長くなる場合もあり、ピーク電流や消費電力の増大
に加え、検索速度の低下を招いていた。
タの数が増大し、データ線（ビット線やビットバー線）
に接続されるメモリセルの数が増大し、データ線が長大
になり、データ線に加わる負荷が増大する結果となる。
このため、大容量ＣＡＭの検索動作が遅くなるという問
題も生じていた。さらに、大容量ＣＡＭでは、格納デー
タのワード長が一般のメモリの格納データのワード長よ
りも長くなる場合もあり、ピーク電流や消費電力の増大
に加え、検索速度の低下を招いていた。
【０００７】このため、ＣＡＭでも通常のメモリでも大
容量メモリでは、全メモリエリアをいくつかの小単位の
メモリブロックに分割することがよく行われている。大
容量メモリでは、これによって各メモリブロックに格納
される格納データの数が少なくなり、従ってメモリセル
の数が少なくなり、データ線（ビット線）が短くなり、
かつこれに連なる負荷も小さくなる。このため、大容量
メモリでも、アクセスの速度（読み出し（リード）、書
き込み（ライト）、検索）は速くなる。しかしながら、
ブロック分割したＣＡＭであっても、全ブロックをこの
ままで検索したのでは、アクセス速度は速くても、メモ
リチップ全体のピーク電流や消費電力は小さくならず、
無視できなくなるほど大きくなってしまうという問題が
あった。
容量メモリでは、全メモリエリアをいくつかの小単位の
メモリブロックに分割することがよく行われている。大
容量メモリでは、これによって各メモリブロックに格納
される格納データの数が少なくなり、従ってメモリセル
の数が少なくなり、データ線（ビット線）が短くなり、
かつこれに連なる負荷も小さくなる。このため、大容量
メモリでも、アクセスの速度（読み出し（リード）、書
き込み（ライト）、検索）は速くなる。しかしながら、
ブロック分割したＣＡＭであっても、全ブロックをこの
ままで検索したのでは、アクセス速度は速くても、メモ
リチップ全体のピーク電流や消費電力は小さくならず、
無視できなくなるほど大きくなってしまうという問題が
あった。
【０００８】本発明の目的は、上記従来技術の問題点を
解消し、大容量データに対する高速処理を必要とするブ
ロック分割した連想メモリであって、消費電力の低減を
図ることのできる連想メモリを提供することにある。
解消し、大容量データに対する高速処理を必要とするブ
ロック分割した連想メモリであって、消費電力の低減を
図ることのできる連想メモリを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明者は、大容量連想メモリの検索動作時のピー
ク電流や消費電力の低減について鋭意研究した結果、大
容量連想メモリを複数のメモリブロックにブロック分割
すると、現実的に検索しても仕方のないメモリブロック
が存在し、検索に必要なメモリブロックを特定すること
が可能であることおよびメモリブロックへの格納データ
の書き込みを工夫すれば、検索データによって一致デー
タが存在するメモリブロックの特定が容易であることを
知見し、本発明に至ったものである。
に、本発明者は、大容量連想メモリの検索動作時のピー
ク電流や消費電力の低減について鋭意研究した結果、大
容量連想メモリを複数のメモリブロックにブロック分割
すると、現実的に検索しても仕方のないメモリブロック
が存在し、検索に必要なメモリブロックを特定すること
が可能であることおよびメモリブロックへの格納データ
の書き込みを工夫すれば、検索データによって一致デー
タが存在するメモリブロックの特定が容易であることを
知見し、本発明に至ったものである。
【００１０】すなわち、本発明は、ブロック分割された
複数のメモリブロックを持つ連想メモリであって、検索
データに対し前記メモリブロックを特定する手段を持
ち、前記特定手段により特定されたメモリブロックに対
してのみ検索動作をおこなわしめるよう構成したことを
特徴とする連想メモリを提供するものである。
複数のメモリブロックを持つ連想メモリであって、検索
データに対し前記メモリブロックを特定する手段を持
ち、前記特定手段により特定されたメモリブロックに対
してのみ検索動作をおこなわしめるよう構成したことを
特徴とする連想メモリを提供するものである。
【００１１】ここで、第１の実施態様では、前記特定手
段が、外部から与えられたブロック選択信号を保持する
ブロック選択フラグレジスタと、このブロック選択フラ
グレジスタに保持されているブロック選択信号に応じて
前記メモリブロックを選択し、当該メモリブロックを構
成する複数のメモリセルのビット線およびビットバー線
を制御するビット線制御回路とを有するのが好ましい。
段が、外部から与えられたブロック選択信号を保持する
ブロック選択フラグレジスタと、このブロック選択フラ
グレジスタに保持されているブロック選択信号に応じて
前記メモリブロックを選択し、当該メモリブロックを構
成する複数のメモリセルのビット線およびビットバー線
を制御するビット線制御回路とを有するのが好ましい。
【００１２】また、前記検索データにはブロックデコー
ド用データが付加されており、前記特定手段が、前記ブ
ロックデコード用データが付加された検索データが外部
から入力された時、このブロックデコード用データをデ
コードしてブロック選択信号を発生させるデコーダと、
このデコーダによって発生されたブロック選択信号に応
じて前記メモリブロックを選択し、当該メモリブロック
を構成する複数のメモリセルのビット線およびビットバ
ー線を制御するビット線制御回路とを有するのが好まし
く、前記特定手段は、さらに前記デコーダによってデコ
ードされたブロック選択信号を一時的に保持するブロッ
ク選択フラグレジスタを有するのが好ましい。
ド用データが付加されており、前記特定手段が、前記ブ
ロックデコード用データが付加された検索データが外部
から入力された時、このブロックデコード用データをデ
コードしてブロック選択信号を発生させるデコーダと、
このデコーダによって発生されたブロック選択信号に応
じて前記メモリブロックを選択し、当該メモリブロック
を構成する複数のメモリセルのビット線およびビットバ
ー線を制御するビット線制御回路とを有するのが好まし
く、前記特定手段は、さらに前記デコーダによってデコ
ードされたブロック選択信号を一時的に保持するブロッ
ク選択フラグレジスタを有するのが好ましい。
【００１３】また、第２の実施態様では、前記検索デー
タは、その一部に所定ビットのプリサーチデータを有
し、前記メモリブロックは、各メモリブロック毎に前記
プリサーチデータに対応する位置の所定ビットが少なく
とも一致する格納データが格納され、前記特定手段は、
プリサーチ時に、前記検索データのプリサーチデータの
みをプリサーチしてブロック選択信号を発生するプリサ
ーチ手段と、このプリサーチ手段により発生されたブロ
ック選択信号を一時的に保持するブロック選択レジスタ
と、本サーチ時にブロック選択レジスタに保持されてい
るブロック選択信号に応じて前記メモリブロックを選択
し、当該メモリブロックを構成する複数のメモリセルの
一部または全部のビット線およびビットバー線を制御す
るビット線制御回路とを有するのが好ましい。
タは、その一部に所定ビットのプリサーチデータを有
し、前記メモリブロックは、各メモリブロック毎に前記
プリサーチデータに対応する位置の所定ビットが少なく
とも一致する格納データが格納され、前記特定手段は、
プリサーチ時に、前記検索データのプリサーチデータの
みをプリサーチしてブロック選択信号を発生するプリサ
ーチ手段と、このプリサーチ手段により発生されたブロ
ック選択信号を一時的に保持するブロック選択レジスタ
と、本サーチ時にブロック選択レジスタに保持されてい
るブロック選択信号に応じて前記メモリブロックを選択
し、当該メモリブロックを構成する複数のメモリセルの
一部または全部のビット線およびビットバー線を制御す
るビット線制御回路とを有するのが好ましい。
【００１４】また、第３の実施態様では、前記特定手段
が、所定時間間隔で連続してブロック選択信号を発生す
る手段と、この発生手段によって発生されたブロック選
択信号に応じて前記メモリブロックを選択し、当該メモ
リブロックを構成する複数のメモリセルのビット線およ
びビットバー線を制御するビット線制御回路とを有する
のが好ましく、前記ブロック選択信号発生手段が、シフ
トレジスタまたは各々のメモリブロックのビット線制御
回路の間に設けられる遅延回路であるのが好ましい。
が、所定時間間隔で連続してブロック選択信号を発生す
る手段と、この発生手段によって発生されたブロック選
択信号に応じて前記メモリブロックを選択し、当該メモ
リブロックを構成する複数のメモリセルのビット線およ
びビットバー線を制御するビット線制御回路とを有する
のが好ましく、前記ブロック選択信号発生手段が、シフ
トレジスタまたは各々のメモリブロックのビット線制御
回路の間に設けられる遅延回路であるのが好ましい。
【００１５】
【発明の作用】本発明の連想メモリにおいては、大容量
のＣＡＭメモリをブロック分割することにより各メモリ
ブロックのビット線が短くなり、負荷が小さくなるとと
もに、メモリブロック特定の前処理を行った上で、特定
手段により特定されたメモリブロックのみで検索動作を
行わせることができるので、検索に要する消費電力を低
減できる。例えば、本発明のＣＡＭでは、１６ブロック
あるうち１ブロックのみ検索を行うことにより、消費電
力をおおまかにいって１６分の１で済ますことがでる。
ここで、メモリブロックを特定するためのブロック特定
の前処理は、第１の実施態様では外部から直接または外
部から検索データとは別に与えられたブロックデコード
用データをデコーダによりデコードして、第２の実施態
様では検索データの一部をプリサーチして、第３の態様
ではシフトレジスタや遅延回路により自走的に順次、検
索の必要のあるメモリブロックを特定するためのブロッ
ク選択信号を発生させ、必要に応じてブロック選択フラ
グレジスタに一時的に保持させるものである。このた
め、このブロック特定の前処理は、消費電力を小さくで
きる。
のＣＡＭメモリをブロック分割することにより各メモリ
ブロックのビット線が短くなり、負荷が小さくなるとと
もに、メモリブロック特定の前処理を行った上で、特定
手段により特定されたメモリブロックのみで検索動作を
行わせることができるので、検索に要する消費電力を低
減できる。例えば、本発明のＣＡＭでは、１６ブロック
あるうち１ブロックのみ検索を行うことにより、消費電
力をおおまかにいって１６分の１で済ますことがでる。
ここで、メモリブロックを特定するためのブロック特定
の前処理は、第１の実施態様では外部から直接または外
部から検索データとは別に与えられたブロックデコード
用データをデコーダによりデコードして、第２の実施態
様では検索データの一部をプリサーチして、第３の態様
ではシフトレジスタや遅延回路により自走的に順次、検
索の必要のあるメモリブロックを特定するためのブロッ
ク選択信号を発生させ、必要に応じてブロック選択フラ
グレジスタに一時的に保持させるものである。このた
め、このブロック特定の前処理は、消費電力を小さくで
きる。
【００１６】また、こうして得られたブロック選択信号
により、特定（選択）されたメモリブロックのみを活性
化し、ビット線制御回路によって当該ブロックの各メモ
リセルのビット線またはビットバー線（データ線）を活
性化するので、チップ全体の全メモリブロックを同時に
検索する従来の連想メモリに比べて消費電力を低減する
ことができる。なお、本発明の第１および第２の態様で
は、ブロック選択信号は、検索データと一致する格納デ
ータが存在する可能性のあるメモリブロックにはすべて
ほぼ同時に発生するので、これらのブロックは同時に検
索され、従って検索速度の低下を招くことなく、消費電
力の低減が図れる。また、本発明の第３の態様では、消
費電力を低く抑えたまま、全メモリブロックを自走的に
順次検索することが可能である。
により、特定（選択）されたメモリブロックのみを活性
化し、ビット線制御回路によって当該ブロックの各メモ
リセルのビット線またはビットバー線（データ線）を活
性化するので、チップ全体の全メモリブロックを同時に
検索する従来の連想メモリに比べて消費電力を低減する
ことができる。なお、本発明の第１および第２の態様で
は、ブロック選択信号は、検索データと一致する格納デ
ータが存在する可能性のあるメモリブロックにはすべて
ほぼ同時に発生するので、これらのブロックは同時に検
索され、従って検索速度の低下を招くことなく、消費電
力の低減が図れる。また、本発明の第３の態様では、消
費電力を低く抑えたまま、全メモリブロックを自走的に
順次検索することが可能である。
【００１７】
【実施例】以下に、本発明に係る連想メモリを添付の図
面に示す好適実施例に基づいて詳細に説明する。
面に示す好適実施例に基づいて詳細に説明する。
【００１８】図１は、本発明の連想メモリの第１の実施
態様の一実施例の全体構成図である。同図に示すよう
に、連想メモリ（ＣＡＭ）１０は、（ｎ＋１）個にブロ
ック分割された（ｎ＋１）個のメモリブロック１２と、
各メモリブロック１２に対して設けられる（ｎ＋１）個
のビット線制御回路１４、ブロック選択信号出力手段１
６とを有する。１つのメモリブロック１２は、図示例で
はワード長ｍビットのデータが多数書き込まれ、記憶さ
れるものである。各々のビット線制御回路１４とメモリ
ブロック１２は各ｍ本のビット線（およびビットバー
線）１３によって接続され、各ビット線制御回路１４に
は、ブロック選択信号出力手段１６から各々ブロックイ
ネーブル信号線１５と、ｍ本の検索データ線１７と制御
信号線１８とが接続される。
態様の一実施例の全体構成図である。同図に示すよう
に、連想メモリ（ＣＡＭ）１０は、（ｎ＋１）個にブロ
ック分割された（ｎ＋１）個のメモリブロック１２と、
各メモリブロック１２に対して設けられる（ｎ＋１）個
のビット線制御回路１４、ブロック選択信号出力手段１
６とを有する。１つのメモリブロック１２は、図示例で
はワード長ｍビットのデータが多数書き込まれ、記憶さ
れるものである。各々のビット線制御回路１４とメモリ
ブロック１２は各ｍ本のビット線（およびビットバー
線）１３によって接続され、各ビット線制御回路１４に
は、ブロック選択信号出力手段１６から各々ブロックイ
ネーブル信号線１５と、ｍ本の検索データ線１７と制御
信号線１８とが接続される。
【００１９】ビット線制御回路１４の一実施例を図２に
示す。ここで、ビット線制御回路１４は、ｍ本の検索デ
ータ線１７の各々に対して設けられるビット線制御ユニ
ット（駆動ユニット）１４0 〜１４m-1 を有し、代表的
にユニット１４0 を説明すると、このユニット１４0 は
ブロックイネーブル信号線１５および制御信号線１８を
入力するＡＮＤ回路１９と、このＡＮＤ回路１９の出力
およびｍ本の検索データ線１７のうちの１７0 を入力す
るＡＮＤ回路２０と、ＡＮＤ回路１９の出力および検索
データ線１７0 の反転データを入力とするＡＮＤ回路２
１と、ＡＮＤ回路２０および２１の各出力を入力とする
トライステートバッファ２２および２３と、トライステ
ートバッファ２２、２３の各制御端子に接続される制御
信号線２４とを有する。
示す。ここで、ビット線制御回路１４は、ｍ本の検索デ
ータ線１７の各々に対して設けられるビット線制御ユニ
ット（駆動ユニット）１４0 〜１４m-1 を有し、代表的
にユニット１４0 を説明すると、このユニット１４0 は
ブロックイネーブル信号線１５および制御信号線１８を
入力するＡＮＤ回路１９と、このＡＮＤ回路１９の出力
およびｍ本の検索データ線１７のうちの１７0 を入力す
るＡＮＤ回路２０と、ＡＮＤ回路１９の出力および検索
データ線１７0 の反転データを入力とするＡＮＤ回路２
１と、ＡＮＤ回路２０および２１の各出力を入力とする
トライステートバッファ２２および２３と、トライステ
ートバッファ２２、２３の各制御端子に接続される制御
信号線２４とを有する。
【００２０】ここで、ブロックイネーブル信号線１５
は、ブロック選択信号出力手段１６からビット線制御回
路１４にブロックイネーブル信号を伝送するためのもの
であり、このブロックイネーブル信号がブロック選択信
号（“１”）である時には、当該メモリブロック１２が
検索対象であり、“０”である時には検索対象ではない
ことを示す。ｍ本の検索データ線１７はｍビットの検索
データの各々のビットデータを入力するためのものであ
る。また制御信号線１８および２４は、検索タイミング
を制御するクロックを入力するためのもので、例えば、
検索タイミングでは“１”、非検索タイミングでは
“０”となるものとする。
は、ブロック選択信号出力手段１６からビット線制御回
路１４にブロックイネーブル信号を伝送するためのもの
であり、このブロックイネーブル信号がブロック選択信
号（“１”）である時には、当該メモリブロック１２が
検索対象であり、“０”である時には検索対象ではない
ことを示す。ｍ本の検索データ線１７はｍビットの検索
データの各々のビットデータを入力するためのものであ
る。また制御信号線１８および２４は、検索タイミング
を制御するクロックを入力するためのもので、例えば、
検索タイミングでは“１”、非検索タイミングでは
“０”となるものとする。
【００２１】なお、ブロックイネーブル信号が“１”
（ブロック選択信号）である時、制御信号線１８の制御
信号が“１”（検索タイミング）になると、例えば、ユ
ニット１４m-1 のＡＮＤ回路１９の出力は“１”となる
ので、検索データ線（ｍ−１）１７が“１”であればＡ
ＮＤ回路２０の出力は“１”、ＡＮＤ回路２１の出力は
その反転データ“０”となる。この時、制御信号線２４
の制御信号も“１”であるので、トライステートバッフ
ァ２２、２３の出力、すなわちビット線ｂm-1 、ビット
バー線￣ｂm-1 はそれぞれ“１”、“０”となる。もち
ろん、検索データ線（ｍ−１）１７が“０”であれば、
（ｂm-1 、￣ｂm-1 ）は（０、１）となる。これに対
し、ブロックイネーブル信号が“０”の場合には、ＡＮ
Ｄ回路１９の出力が“０”となるので制御信号線１８の
制御信号および検索データ線１７のビットデータ信号に
よらず、ＡＮＤ回路２０、２１の出力が“０”となる。
従って、（ｂm-1 、￣ｂm-1 ）は（０、０）となり、検
索においてはドントケア（ｄｏｎ’ｔ ｃａｒｅ）、す
なわち検索をしない状態となる。
（ブロック選択信号）である時、制御信号線１８の制御
信号が“１”（検索タイミング）になると、例えば、ユ
ニット１４m-1 のＡＮＤ回路１９の出力は“１”となる
ので、検索データ線（ｍ−１）１７が“１”であればＡ
ＮＤ回路２０の出力は“１”、ＡＮＤ回路２１の出力は
その反転データ“０”となる。この時、制御信号線２４
の制御信号も“１”であるので、トライステートバッフ
ァ２２、２３の出力、すなわちビット線ｂm-1 、ビット
バー線￣ｂm-1 はそれぞれ“１”、“０”となる。もち
ろん、検索データ線（ｍ−１）１７が“０”であれば、
（ｂm-1 、￣ｂm-1 ）は（０、１）となる。これに対
し、ブロックイネーブル信号が“０”の場合には、ＡＮ
Ｄ回路１９の出力が“０”となるので制御信号線１８の
制御信号および検索データ線１７のビットデータ信号に
よらず、ＡＮＤ回路２０、２１の出力が“０”となる。
従って、（ｂm-1 、￣ｂm-1 ）は（０、０）となり、検
索においてはドントケア（ｄｏｎ’ｔ ｃａｒｅ）、す
なわち検索をしない状態となる。
【００２２】なお、トライステートバッファ２２、２３
の出力は、それぞれビット線１３ｂ 0 、ビットバー線１
３￣ｂ0 に接続される。トライステートバッファ２２、
２３は、連想メモリ１０の格納データの検索データとの
一致検索ではなく、一般のメモリのようにアドレスを指
定して格納データを読み出す時、ハイインピーダンス状
態となって、ビット線制御ユニット１４0 〜１４m-1 と
ビット線およびビットバー線ｂ0 、￣ｂ0 、〜ｂm-1 、
￣ｂm-1 との電気的接続を断つ働きももつ。
の出力は、それぞれビット線１３ｂ 0 、ビットバー線１
３￣ｂ0 に接続される。トライステートバッファ２２、
２３は、連想メモリ１０の格納データの検索データとの
一致検索ではなく、一般のメモリのようにアドレスを指
定して格納データを読み出す時、ハイインピーダンス状
態となって、ビット線制御ユニット１４0 〜１４m-1 と
ビット線およびビットバー線ｂ0 、￣ｂ0 、〜ｂm-1 、
￣ｂm-1 との電気的接続を断つ働きももつ。
【００２３】ビット線ｂ0 およびビットバー線￣ｂ0 に
はメモリブロック１２内の２ビット１組のメモリセル２
６が接続され、メモリセル２６の出力は一致検索線２８
に接続される。ここで本発明に用いられるメモリセル２
６は、特に制限的ではなく、従来公知のメモリセルを用
いることができる。本発明に用いられるメモリセル２６
の一実施例が図３に示される。メモリセル２６は、ビッ
ト線ｂ0 およびビットバー線￣ｂ0 にそれぞれ接続され
る２組のトランジスタ（ＦＥＴ）２７ａ、２８ｂおよび
２８ａ、２８ｂと、このＦＥＴ２７ａと２７ｂとの間に
接続されるラッチ２９と、ＦＥＴ２７ａ，２７ｂの各々
のゲートが接続されるワード線３０と、一致検索線２８
を接地する接地トランジスタ（ＦＥＴ）３１とを有す
る。ここで、ＦＥＴ２７ａと２個のインバータからなる
ラッチ２９との接続端はＦＥＴ２８ｂのゲートに、ＦＥ
Ｔ２８ａとラッチ２９との接続端はＦＥＴ２８ａのゲー
トに、ＦＥＴ２８ａと２８ｂとの接続端は接地トランジ
スタ３１のゲートに接続されており、一致検索線２８は
抵抗２８ａを介して所定の電源に接続される。
はメモリブロック１２内の２ビット１組のメモリセル２
６が接続され、メモリセル２６の出力は一致検索線２８
に接続される。ここで本発明に用いられるメモリセル２
６は、特に制限的ではなく、従来公知のメモリセルを用
いることができる。本発明に用いられるメモリセル２６
の一実施例が図３に示される。メモリセル２６は、ビッ
ト線ｂ0 およびビットバー線￣ｂ0 にそれぞれ接続され
る２組のトランジスタ（ＦＥＴ）２７ａ、２８ｂおよび
２８ａ、２８ｂと、このＦＥＴ２７ａと２７ｂとの間に
接続されるラッチ２９と、ＦＥＴ２７ａ，２７ｂの各々
のゲートが接続されるワード線３０と、一致検索線２８
を接地する接地トランジスタ（ＦＥＴ）３１とを有す
る。ここで、ＦＥＴ２７ａと２個のインバータからなる
ラッチ２９との接続端はＦＥＴ２８ｂのゲートに、ＦＥ
Ｔ２８ａとラッチ２９との接続端はＦＥＴ２８ａのゲー
トに、ＦＥＴ２８ａと２８ｂとの接続端は接地トランジ
スタ３１のゲートに接続されており、一致検索線２８は
抵抗２８ａを介して所定の電源に接続される。
【００２４】ラッチ２９に保持されているデータとデー
タ線（ビット線ｂ0 、ビットバー線￣ｂ0 ）１３に加え
られている検索データの所定１ビットが一致している場
合には接地トランジスタ３１のゲートはＬ（ロウ）レベ
ルとなり、接地トランジスタ３１はオンしないので、一
致検索線２８の電位を変化させない。一方、不一致の場
合には接地トランジスタ３１のゲートはＨ（ハイ）レベ
ルとなり、接地トランジスタ３１がオンして、一致検索
線２８の電位を変化させる働きをする。こうして一致検
索線２８に接続されたｍビットのメモリセル２６のう
ち、１つでも不一致があれば、一致検索線２８の電位が
変化して不一致が検出される。なお、ビット線ｂ0 とビ
ットバー線￣ｂ0 をともに“０”にした場合は、ラッチ
２９の状態によらず接地トランジスタ３１のゲートはＬ
（ロウ）レベルとなり、接地トランジスタ３１はオンし
ないので、一致検索線２８の電位を変化させない。これ
によってビット単位のドントケアが実現できる。
タ線（ビット線ｂ0 、ビットバー線￣ｂ0 ）１３に加え
られている検索データの所定１ビットが一致している場
合には接地トランジスタ３１のゲートはＬ（ロウ）レベ
ルとなり、接地トランジスタ３１はオンしないので、一
致検索線２８の電位を変化させない。一方、不一致の場
合には接地トランジスタ３１のゲートはＨ（ハイ）レベ
ルとなり、接地トランジスタ３１がオンして、一致検索
線２８の電位を変化させる働きをする。こうして一致検
索線２８に接続されたｍビットのメモリセル２６のう
ち、１つでも不一致があれば、一致検索線２８の電位が
変化して不一致が検出される。なお、ビット線ｂ0 とビ
ットバー線￣ｂ0 をともに“０”にした場合は、ラッチ
２９の状態によらず接地トランジスタ３１のゲートはＬ
（ロウ）レベルとなり、接地トランジスタ３１はオンし
ないので、一致検索線２８の電位を変化させない。これ
によってビット単位のドントケアが実現できる。
【００２５】ブロック選択信号出力手段１６は、図１に
示す例では、各々のビット線制御回路１４と接続するブ
ロックイネーブルフラグレジスタ３２とこれらに接続さ
れるデコーダ３４とを有している。図１に示す連想メモ
リ１０は、図４に示すようにｍビットの検索データに加
えてｋビットのブロックデコード用データ（ブロック選
択データ）を検索に用いるもので、（ｋ＋ｍ）ビットデ
ータを外部から入力し、ｋビットのブロック選択データ
はブロック選択信号出力手段１６に入力され、ｍビット
の検索データは各ビット毎にｍ本の検索データ線１７を
通ってビット線制御回路１４に入力される。
示す例では、各々のビット線制御回路１４と接続するブ
ロックイネーブルフラグレジスタ３２とこれらに接続さ
れるデコーダ３４とを有している。図１に示す連想メモ
リ１０は、図４に示すようにｍビットの検索データに加
えてｋビットのブロックデコード用データ（ブロック選
択データ）を検索に用いるもので、（ｋ＋ｍ）ビットデ
ータを外部から入力し、ｋビットのブロック選択データ
はブロック選択信号出力手段１６に入力され、ｍビット
の検索データは各ビット毎にｍ本の検索データ線１７を
通ってビット線制御回路１４に入力される。
【００２６】ここで、ブロック選択信号出力手段１６に
入力されたｋビットのブロック選択データはデコーダ３
４に入力され、デコーダ３４は、ｋビットのブロック選
択データをデコードして検索すべきメモリブロック１２
に対してブロック選択信号を発生し、対応するブロック
イネーブルフラグレジスタ３２に入力される。なお、デ
コーダ３４によって生成されるブロック選択信号が複数
ある場合には、複数のフラグレジスタ３２にブロック選
択信号が入力される。ここで、ブロックイネーブルフラ
グレジスタ３２に一時的に保持されるブロックイネーブ
ル信号がブロック選択信号、すなわち“１”である場合
には、対応するメモリブロック１２が検索対象として選
択されていることを示し、“０”である場合には、検索
対象ではなく、選択されていないことを示す。
入力されたｋビットのブロック選択データはデコーダ３
４に入力され、デコーダ３４は、ｋビットのブロック選
択データをデコードして検索すべきメモリブロック１２
に対してブロック選択信号を発生し、対応するブロック
イネーブルフラグレジスタ３２に入力される。なお、デ
コーダ３４によって生成されるブロック選択信号が複数
ある場合には、複数のフラグレジスタ３２にブロック選
択信号が入力される。ここで、ブロックイネーブルフラ
グレジスタ３２に一時的に保持されるブロックイネーブ
ル信号がブロック選択信号、すなわち“１”である場合
には、対応するメモリブロック１２が検索対象として選
択されていることを示し、“０”である場合には、検索
対象ではなく、選択されていないことを示す。
【００２７】ブロックイネーブル信号が“０”の場合に
は、例えば、図２に示すビット線制御回路１４のユニッ
ト１４m-1 を代表例として説明すると、検索データ線１
７に加えられている検索データおよび制御信号線１８の
制御信号によらずＡＮＤ回路１９、２０、２１の出力は
“０”となり、ビット線ｂm-1 およびビットバー線￣ｂ
m-1 の両方とも“０”となる。すなわち、ビット線制御
回路１４の全ユニット１４0 〜１４m-1 のすべてのビッ
ト線ｂおよびビットバー線￣ｂは“０”となる。すなわ
ち、上述したように制御信号によらず常に（ｂ，￣ｂ）
＝（０，０）となる。従って、図３に示すメモリセル２
６から明らかなように、検索動作においてはドントケア
の状態になり、回路的には、メモリセル２６内の各構成
素子の状態が変化しないので、一致検索線２８には電流
が流れない。これに対し、ブロックイネーブル信号が
“１”の場合には、ビット線制御回路１４は、検索デー
タ線１７ビットデータを制御信号線１８にタイミング制
御されてビット線およびビットバー線１３に伝送し、こ
のメモリブロック１２では検索データの一致検索動作が
行われる。
は、例えば、図２に示すビット線制御回路１４のユニッ
ト１４m-1 を代表例として説明すると、検索データ線１
７に加えられている検索データおよび制御信号線１８の
制御信号によらずＡＮＤ回路１９、２０、２１の出力は
“０”となり、ビット線ｂm-1 およびビットバー線￣ｂ
m-1 の両方とも“０”となる。すなわち、ビット線制御
回路１４の全ユニット１４0 〜１４m-1 のすべてのビッ
ト線ｂおよびビットバー線￣ｂは“０”となる。すなわ
ち、上述したように制御信号によらず常に（ｂ，￣ｂ）
＝（０，０）となる。従って、図３に示すメモリセル２
６から明らかなように、検索動作においてはドントケア
の状態になり、回路的には、メモリセル２６内の各構成
素子の状態が変化しないので、一致検索線２８には電流
が流れない。これに対し、ブロックイネーブル信号が
“１”の場合には、ビット線制御回路１４は、検索デー
タ線１７ビットデータを制御信号線１８にタイミング制
御されてビット線およびビットバー線１３に伝送し、こ
のメモリブロック１２では検索データの一致検索動作が
行われる。
【００２８】本発明に用いられるデコーダ３４は、特
に、制限的ではなく、ブロックデコード用データに応じ
て種々の従来公知のデコーダを用いることができるが、
ブロックデコード用データのビット数ｋが２ビットであ
る場合のデコーダ３４の一実施例を図５に示す。同図に
示すようにデコーダ３４は、ブロック選択信号線Ｂ0 お
びＢ1 にそれぞれ接続される４つのＡＮＤ回路３６0 、
３６1 、３６2 および３６3 からなる。ＡＮＤ回路３６
0 はメモリブロック１２（０）のブロックイネーブル信
号をデコード出力するもので、ＡＮＤ回路３６0 には両
信号線Ｂ0 およびＢ1 の反転信号が入力され、信号線
（Ｂ0 ，Ｂ1 ）が（０，０）のとき、ブロックイネーブ
ル信号線１５にはブロックイネーブル信号としてブロッ
ク選択信号（“１”）が出力され、信号線（Ｂ0 ，
Ｂ1 ）が（０，０）以外の時ブロック非選択信号
（“０”）が出力される。同様に、ＡＮＤ回路３６1 に
は信号線Ｂ0 の反転信号が、ＡＮＤ回路３６2 には信号
線Ｂ1 の反転信号が入力され、ＡＮＤ回路３６1 、３６
2 および３６3 は、それぞれメモリセル１２（１）、
（２）および（３）のブロックイネーブル信号をデコー
ドするためのもので、信号線（Ｂ0 、Ｂ1 ）がそれぞれ
（０，１）、（１，０）および（１，１）の時のみブロ
ック選択信号（“１”）を出力し、これ以外の時にはブ
ロック非選択信号線（“０”）を出力する。
に、制限的ではなく、ブロックデコード用データに応じ
て種々の従来公知のデコーダを用いることができるが、
ブロックデコード用データのビット数ｋが２ビットであ
る場合のデコーダ３４の一実施例を図５に示す。同図に
示すようにデコーダ３４は、ブロック選択信号線Ｂ0 お
びＢ1 にそれぞれ接続される４つのＡＮＤ回路３６0 、
３６1 、３６2 および３６3 からなる。ＡＮＤ回路３６
0 はメモリブロック１２（０）のブロックイネーブル信
号をデコード出力するもので、ＡＮＤ回路３６0 には両
信号線Ｂ0 およびＢ1 の反転信号が入力され、信号線
（Ｂ0 ，Ｂ1 ）が（０，０）のとき、ブロックイネーブ
ル信号線１５にはブロックイネーブル信号としてブロッ
ク選択信号（“１”）が出力され、信号線（Ｂ0 ，
Ｂ1 ）が（０，０）以外の時ブロック非選択信号
（“０”）が出力される。同様に、ＡＮＤ回路３６1 に
は信号線Ｂ0 の反転信号が、ＡＮＤ回路３６2 には信号
線Ｂ1 の反転信号が入力され、ＡＮＤ回路３６1 、３６
2 および３６3 は、それぞれメモリセル１２（１）、
（２）および（３）のブロックイネーブル信号をデコー
ドするためのもので、信号線（Ｂ0 、Ｂ1 ）がそれぞれ
（０，１）、（１，０）および（１，１）の時のみブロ
ック選択信号（“１”）を出力し、これ以外の時にはブ
ロック非選択信号線（“０”）を出力する。
【００２９】ブロックイネーブルフラグレジスタ３２
は、ブロックイネーブル信号、すなわちブロック選択信
号（“１”）またはブロック非選択信号（“０”）を一
時的に保持するもので、特に制限的ではなく、従来公知
のレジスタを用いることができる。なお、図１に示す例
では、ブロック選択信号出力手段１６は、デコーダ３４
とフラグレジスタ３２とを有しているが、本発明はこれ
に限定されず、フラグレジスタ３２を設けず、デコーダ
３４の出力を直接ビット線制御回路１４に入力してもよ
いし、デコーダ３４を設けず、ブロックイネーブルフラ
グレジスタ３２に外部から直接ブロックイネーブル信号
を入力してもよい。
は、ブロックイネーブル信号、すなわちブロック選択信
号（“１”）またはブロック非選択信号（“０”）を一
時的に保持するもので、特に制限的ではなく、従来公知
のレジスタを用いることができる。なお、図１に示す例
では、ブロック選択信号出力手段１６は、デコーダ３４
とフラグレジスタ３２とを有しているが、本発明はこれ
に限定されず、フラグレジスタ３２を設けず、デコーダ
３４の出力を直接ビット線制御回路１４に入力してもよ
いし、デコーダ３４を設けず、ブロックイネーブルフラ
グレジスタ３２に外部から直接ブロックイネーブル信号
を入力してもよい。
【００３０】本発明の第１の実施態様では、図４に示す
ようにｍビットの検索データにｋビットのブロックデコ
ード用データを付加したデータを入力データとし、ブロ
ックデコード用データをデコーダ３４でデコードして検
索対象メモリブロック１２を特定しているけれども、本
発明はこれに限定されず、検索データの一部、例えば上
位または下位あるいは所定位置のｋビットをブロックデ
コード用データとして用いるようにしてもよい。この場
合にはメモリブロック１２の各々に格納される格納デー
タを分類し、再配列して格納データのうちブロックデコ
ード用データとして用いる位置に相当するｋビットが同
一の格納データを揃えて各々のメモリブロック１２に格
納しておくのが好ましい。図６に上位２ビットをブロッ
クデコード用データとして用いることができるように格
納データが上位２ビットを揃えて格納された４つのメモ
リブロック１２（０）、１２（１）、１２（２）、１２
（３）を示す。本発明の連想メモリの第１の実施態様は
基本的に以上のように構成される。
ようにｍビットの検索データにｋビットのブロックデコ
ード用データを付加したデータを入力データとし、ブロ
ックデコード用データをデコーダ３４でデコードして検
索対象メモリブロック１２を特定しているけれども、本
発明はこれに限定されず、検索データの一部、例えば上
位または下位あるいは所定位置のｋビットをブロックデ
コード用データとして用いるようにしてもよい。この場
合にはメモリブロック１２の各々に格納される格納デー
タを分類し、再配列して格納データのうちブロックデコ
ード用データとして用いる位置に相当するｋビットが同
一の格納データを揃えて各々のメモリブロック１２に格
納しておくのが好ましい。図６に上位２ビットをブロッ
クデコード用データとして用いることができるように格
納データが上位２ビットを揃えて格納された４つのメモ
リブロック１２（０）、１２（１）、１２（２）、１２
（３）を示す。本発明の連想メモリの第１の実施態様は
基本的に以上のように構成される。
【００３１】次に、本発明の連想メモリの第２の実施態
様の一実施例を図７に示す。図７に示す連想メモリ４０
は、検索対象メモリブロックを特定するためにメモリブ
ロック１２の格納データの一部のＬビットをプリサーチ
するもので、各々のメモリブロック１２に対してそれぞ
れブロックプリサーチ回路４２が設けられ、各ブロック
プリサーチ回路４２には、入力側においてそれぞれ、ｍ
本の検索データ線１７と、制御信号線１８および４３と
が接続され、出力側は２ｍ本のデータ線（ｍ本のビット
線およびｍ本のビットバー線）１３が接続され、データ
線１３はメモリブロック１２に接続される。連想メモリ
４０においては、図８に示すようにｍビットの検索デー
タのうち、一部、例えば、上位、下位または所定位置の
Ｌビット、図示例では上位Ｌビットをプリサーチデータ
として用いるものである。このため、連想メモリ４０の
各々のメモリブロック１２には、図６に示すように格納
データの一部、例えば図示例では上位２ビットのデータ
を揃え、プリサーチ用データとして用いるようにしてお
くのが好ましい。
様の一実施例を図７に示す。図７に示す連想メモリ４０
は、検索対象メモリブロックを特定するためにメモリブ
ロック１２の格納データの一部のＬビットをプリサーチ
するもので、各々のメモリブロック１２に対してそれぞ
れブロックプリサーチ回路４２が設けられ、各ブロック
プリサーチ回路４２には、入力側においてそれぞれ、ｍ
本の検索データ線１７と、制御信号線１８および４３と
が接続され、出力側は２ｍ本のデータ線（ｍ本のビット
線およびｍ本のビットバー線）１３が接続され、データ
線１３はメモリブロック１２に接続される。連想メモリ
４０においては、図８に示すようにｍビットの検索デー
タのうち、一部、例えば、上位、下位または所定位置の
Ｌビット、図示例では上位Ｌビットをプリサーチデータ
として用いるものである。このため、連想メモリ４０の
各々のメモリブロック１２には、図６に示すように格納
データの一部、例えば図示例では上位２ビットのデータ
を揃え、プリサーチ用データとして用いるようにしてお
くのが好ましい。
【００３２】図９に、ブロックプリサーチ回路４２の一
実施例を示す。同図に示すブロックプリサーチ回路４２
は、ｍビットの検索データのうち上位２ビットをプリサ
ーチデータとして用いるものであるが、本発明はこれに
限定されないことはいうまでもない。ブロックプリサー
チ回路４２は、プリサーチ回路４４と、プリサーチ結果
レジスタ４６と、ビット線制御回路４８とを有してい
る。
実施例を示す。同図に示すブロックプリサーチ回路４２
は、ｍビットの検索データのうち上位２ビットをプリサ
ーチデータとして用いるものであるが、本発明はこれに
限定されないことはいうまでもない。ブロックプリサー
チ回路４２は、プリサーチ回路４４と、プリサーチ結果
レジスタ４６と、ビット線制御回路４８とを有してい
る。
【００３３】プリサーチ回路４４は、検索データの上位
２ビットの検索データ線１７m-1 および１７m-2 に対応
して設けられるプリサーチユニット４４m-1 および４４
m-2からなり、代表的なユニット４４m-1 を説明する
と、制御信号線４３と、検索データ線１７m-1 およびそ
の反転入力とを入力とするＡＮＤ回路２０および２１
と、その制御端子が共に制御信号線４５に接続され、そ
れぞれＡＮＤ回路２０、２１の各出力を入力とするトラ
イステートバッファ２２、２３と、トライステートバッ
ファ２２、２３の各出力に接続されるプリサーチデータ
線（プリサーチビット線およびビットバー線）４７（４
７n および４７r ）と、プリサーチビット線４７n とプ
リサーチビットバー線４７r との間に設けられるプリサ
ーチ用メモリセル４９と、これらのメモリセル４９に接
続されるプリサーチ一致検索線５０と、ブロックプリサ
ーチ回路４４とメモリブロック１２との間に設けられる
データ線１３（ビット線ｂm-1 とビットバー線￣
ｂm-1 ）とプリサーチデータ線４７（プリサーチビット
線４７n とプリサーチビットバー線４７r ）との間にそ
れぞれ設けられ、各々制御信号線５１によって制御され
るトランジスタ（ＦＥＴ）５２とを有する。
２ビットの検索データ線１７m-1 および１７m-2 に対応
して設けられるプリサーチユニット４４m-1 および４４
m-2からなり、代表的なユニット４４m-1 を説明する
と、制御信号線４３と、検索データ線１７m-1 およびそ
の反転入力とを入力とするＡＮＤ回路２０および２１
と、その制御端子が共に制御信号線４５に接続され、そ
れぞれＡＮＤ回路２０、２１の各出力を入力とするトラ
イステートバッファ２２、２３と、トライステートバッ
ファ２２、２３の各出力に接続されるプリサーチデータ
線（プリサーチビット線およびビットバー線）４７（４
７n および４７r ）と、プリサーチビット線４７n とプ
リサーチビットバー線４７r との間に設けられるプリサ
ーチ用メモリセル４９と、これらのメモリセル４９に接
続されるプリサーチ一致検索線５０と、ブロックプリサ
ーチ回路４４とメモリブロック１２との間に設けられる
データ線１３（ビット線ｂm-1 とビットバー線￣
ｂm-1 ）とプリサーチデータ線４７（プリサーチビット
線４７n とプリサーチビットバー線４７r ）との間にそ
れぞれ設けられ、各々制御信号線５１によって制御され
るトランジスタ（ＦＥＴ）５２とを有する。
【００３４】プリサーチ回路４４のプリサーチ一致検索
線５０の一端は抵抗を介して所定の電源に接続される
が、他端はプリサーチ結果レジスタ４６に接続され、レ
ジスタ４６はブロックイネーブル信号線１５によってビ
ット線制御回路４８に接続される。ここでレジスタ４６
は、図１に示すブロックイネーブルフラグレジスタ３２
と同様に機能するものである。またビット線制御回路４
８は、メモリブロック１２内の２ｍ本のデータ線（ｍ本
のビット線およびｍ本のビットバー線）を制御するもの
で、少なくとも上位２ビットの各２本のデータ線（ｂ
m-1 、￣ｂm-1 、ｂ m-2 、￣ｂm-2 ）を除き、図２に示
すビット線制御回路１４と同様の構成を有するので、詳
細な図示および説明は省略する。上位２ビットの４本の
データ線（ｂ m-1 、￣ｂm-1 、ｂm-2 、￣ｂm-2 ）に、
ビット線制御回路１４から各々制御信号線５３によって
制御されるトランジスタ（ＦＥＴ）５４を介して４本の
出力線が接続される。なお、プリサーチ一致検索線５０
およびメモリブロック１２内の一致検索線２８は図示し
ないが接地トランジスタが接続されている。
線５０の一端は抵抗を介して所定の電源に接続される
が、他端はプリサーチ結果レジスタ４６に接続され、レ
ジスタ４６はブロックイネーブル信号線１５によってビ
ット線制御回路４８に接続される。ここでレジスタ４６
は、図１に示すブロックイネーブルフラグレジスタ３２
と同様に機能するものである。またビット線制御回路４
８は、メモリブロック１２内の２ｍ本のデータ線（ｍ本
のビット線およびｍ本のビットバー線）を制御するもの
で、少なくとも上位２ビットの各２本のデータ線（ｂ
m-1 、￣ｂm-1 、ｂ m-2 、￣ｂm-2 ）を除き、図２に示
すビット線制御回路１４と同様の構成を有するので、詳
細な図示および説明は省略する。上位２ビットの４本の
データ線（ｂ m-1 、￣ｂm-1 、ｂm-2 、￣ｂm-2 ）に、
ビット線制御回路１４から各々制御信号線５３によって
制御されるトランジスタ（ＦＥＴ）５４を介して４本の
出力線が接続される。なお、プリサーチ一致検索線５０
およびメモリブロック１２内の一致検索線２８は図示し
ないが接地トランジスタが接続されている。
【００３５】図７および９に示す連想メモリ１０および
ブロックプリサーチ回路４２において、メモリブロック
１２へのデータ格納時に予め各メモリブロック毎に上位
２ビットで分類して格納しておき、さらにその分類に応
じた２ビットをプリサーチ用メモリセルにも格納してお
く。ここで、上位２ビットが同一であるメモリブロック
１２は１個に限定されず、複数個あってもよいことはも
ちろんである。
ブロックプリサーチ回路４２において、メモリブロック
１２へのデータ格納時に予め各メモリブロック毎に上位
２ビットで分類して格納しておき、さらにその分類に応
じた２ビットをプリサーチ用メモリセルにも格納してお
く。ここで、上位２ビットが同一であるメモリブロック
１２は１個に限定されず、複数個あってもよいことはも
ちろんである。
【００３６】制御信号線４３（Ｂ）および４５（Ｃ）を
アクティブにして全メモリブロック１２（０〜ｎ）に対
してｍビット検索データの上位２ビットのプリサーチ用
データを用いてプリサーチを行ない、プリサーチ一致検
索線５０の電位変化（変化および無変化）によってプリ
サーチ結果をプリサーチ結果レジスタ４６に格納する。
この時、制御信号線１８（Ａ）は非アクティブとし、ビ
ット線制御回路４８は動作させない。また制御信号線５
１（Ｅ）の信号によって４つのＦＥＴ５２をオフして、
上位２ビット分の４本のプリサーチデータ線４７と４本
データ線１３との各々の接続を切り離す。プリサーチの
結果、プリサーチ用データとプリサーチ用メモリセル４
９に格納されている格納データの上位２ビットが一致し
ているメモリブロック１２においてのみ、プリサーチ一
致検索線５０の電位が変化せず、プリサーチ結果レジス
タ４６にブロック選択信号“１”が入力され、ブロック
選択信号“１”を一時的に保持する。プリサーチ結果レ
ジスタ４６にブロック選択信号“１”が立っているメモ
リブロック１２は複数個あってもよい。
アクティブにして全メモリブロック１２（０〜ｎ）に対
してｍビット検索データの上位２ビットのプリサーチ用
データを用いてプリサーチを行ない、プリサーチ一致検
索線５０の電位変化（変化および無変化）によってプリ
サーチ結果をプリサーチ結果レジスタ４６に格納する。
この時、制御信号線１８（Ａ）は非アクティブとし、ビ
ット線制御回路４８は動作させない。また制御信号線５
１（Ｅ）の信号によって４つのＦＥＴ５２をオフして、
上位２ビット分の４本のプリサーチデータ線４７と４本
データ線１３との各々の接続を切り離す。プリサーチの
結果、プリサーチ用データとプリサーチ用メモリセル４
９に格納されている格納データの上位２ビットが一致し
ているメモリブロック１２においてのみ、プリサーチ一
致検索線５０の電位が変化せず、プリサーチ結果レジス
タ４６にブロック選択信号“１”が入力され、ブロック
選択信号“１”を一時的に保持する。プリサーチ結果レ
ジスタ４６にブロック選択信号“１”が立っているメモ
リブロック１２は複数個あってもよい。
【００３７】次いで、制御信号線１８（Ａ）をアクティ
ブにすることによって本サーチを実行する。この時制御
信号線４３（Ｂ）および４５（Ｃ）によって上位２ビッ
トがドントケア（ｄｏｎ’ｔ ｃａｒｅ）の状態になる
ように、すなわち、４本のデータ線１３（ｂm-1 、￣ｂ
m-1 、ｂm-2 、￣ｂm-2 ）が全て“０”になるように設
定するとともに、制御信号線５３（Ｄ）によって４つの
ＦＥＴ５４をオフしてさらに制御信号線５１（Ｅ）によ
ってＦＥＴ５２はオンすることによって、上位２ビット
には検索が行われないようにする。こうして、本サーチ
の検索動作はプリサーチで検索データの上位２ビットが
一致し、プリサーチ結果レジスタ４６にブロック選択信
号“１”が立っている１個または複数個のメモリブロッ
ク１２にのみに対してかつ検索データの下位ｍ−２ビッ
トのみに対して行われる。なお、レジスタ４６にブロッ
ク非選択信号“０”が保持されているメモリブロックに
は検索されないことはもちろんである。従って、本サー
チ時のピーク電流を低減することができ、低消費電力化
することができる。
ブにすることによって本サーチを実行する。この時制御
信号線４３（Ｂ）および４５（Ｃ）によって上位２ビッ
トがドントケア（ｄｏｎ’ｔ ｃａｒｅ）の状態になる
ように、すなわち、４本のデータ線１３（ｂm-1 、￣ｂ
m-1 、ｂm-2 、￣ｂm-2 ）が全て“０”になるように設
定するとともに、制御信号線５３（Ｄ）によって４つの
ＦＥＴ５４をオフしてさらに制御信号線５１（Ｅ）によ
ってＦＥＴ５２はオンすることによって、上位２ビット
には検索が行われないようにする。こうして、本サーチ
の検索動作はプリサーチで検索データの上位２ビットが
一致し、プリサーチ結果レジスタ４６にブロック選択信
号“１”が立っている１個または複数個のメモリブロッ
ク１２にのみに対してかつ検索データの下位ｍ−２ビッ
トのみに対して行われる。なお、レジスタ４６にブロッ
ク非選択信号“０”が保持されているメモリブロックに
は検索されないことはもちろんである。従って、本サー
チ時のピーク電流を低減することができ、低消費電力化
することができる。
【００３８】上述した例では、制御信号線４３（Ｂ）、
４５（Ｃ）によって上位２ビットの４本のデータ線をす
べて“０”にしているが、制御信号線５１（Ｅ）によっ
て４つのＦＥＴ５２を全てオフし、制御信号線５３
（Ｄ）によって４つのＦＥＴ５４をオンすることによ
り、ビット線制御回路１４からの上位２ビットの４本の
データ線への出力をすベて“０”にするようにしてもよ
い。また、図示例では、プリサーチ用メモリセル４９に
格納データの同一の上位２ビットを格納させ、これをプ
リサーチするように構成されているが、プリサーチ用メ
モリセル４９を設けずに、直接メモリブロック１２の格
納データの上位２ビットをプリサーチするようにしても
よいことはもちろんである。
４５（Ｃ）によって上位２ビットの４本のデータ線をす
べて“０”にしているが、制御信号線５１（Ｅ）によっ
て４つのＦＥＴ５２を全てオフし、制御信号線５３
（Ｄ）によって４つのＦＥＴ５４をオンすることによ
り、ビット線制御回路１４からの上位２ビットの４本の
データ線への出力をすベて“０”にするようにしてもよ
い。また、図示例では、プリサーチ用メモリセル４９に
格納データの同一の上位２ビットを格納させ、これをプ
リサーチするように構成されているが、プリサーチ用メ
モリセル４９を設けずに、直接メモリブロック１２の格
納データの上位２ビットをプリサーチするようにしても
よいことはもちろんである。
【００３９】さらに、本発明のブロックプリサーチ回路
４２は、上述した例に限定されず、以下のような種々の
変形例が可能である。例えば、制御信号線５３（Ｄ）に
よって下位ｍ−２ビットだけではなく、上位２ビットも
含め全ビットを検索対象とすることも可能である。ま
た、プリサーチ結果レジスタ４６にブロック選択信号
（“１”）やブロック非選択信号（“０”）などのブロ
ックイネーブル信号を外部からダイレクトセットするこ
とにより、所定メモリブロックにあるいは全メモリブロ
ック１２を同時に検索することも可能である。検索速度
が求められる時は消費電力が大となるが全メモリブロッ
ク１２を同時に検索し、検索速度よりも低ピーク電流や
低消費電力が求められる場合には、プリサーチしてある
いはダイレクトセットして一部のメモリブロック１２を
検索するようにしてもよい。
４２は、上述した例に限定されず、以下のような種々の
変形例が可能である。例えば、制御信号線５３（Ｄ）に
よって下位ｍ−２ビットだけではなく、上位２ビットも
含め全ビットを検索対象とすることも可能である。ま
た、プリサーチ結果レジスタ４６にブロック選択信号
（“１”）やブロック非選択信号（“０”）などのブロ
ックイネーブル信号を外部からダイレクトセットするこ
とにより、所定メモリブロックにあるいは全メモリブロ
ック１２を同時に検索することも可能である。検索速度
が求められる時は消費電力が大となるが全メモリブロッ
ク１２を同時に検索し、検索速度よりも低ピーク電流や
低消費電力が求められる場合には、プリサーチしてある
いはダイレクトセットして一部のメモリブロック１２を
検索するようにしてもよい。
【００４０】また、本発明においては、プリサーチ時に
マスク検索を行うこともできる。このマスクプリサーチ
を行うことにより、複数メモリブロック１２の同時検索
を行うようにしてもよい。さらに、検索データの全ビッ
ト、すなわちｍビットをプリサーチ用データ（Ｌ＝ｍ）
とすることも可能であり、この場合には、マスク検索な
どを組み合わせて用いることにより、ｍビット以下の任
意のビットを用いてプリサーチを行うこともできる。本
発明の連想メモリの第２の実施態様は基本時に以上のよ
うに構成される。
マスク検索を行うこともできる。このマスクプリサーチ
を行うことにより、複数メモリブロック１２の同時検索
を行うようにしてもよい。さらに、検索データの全ビッ
ト、すなわちｍビットをプリサーチ用データ（Ｌ＝ｍ）
とすることも可能であり、この場合には、マスク検索な
どを組み合わせて用いることにより、ｍビット以下の任
意のビットを用いてプリサーチを行うこともできる。本
発明の連想メモリの第２の実施態様は基本時に以上のよ
うに構成される。
【００４１】次に、本発明の連想メモリの第３の実施態
様について説明する。図１０に示す連想メモリ６０は、
図１に示す連想メモリ１０のブロックイネーブルフラグ
レジスタ３２およびデコーダ３４からなるブロック選択
信号出力手段１６の代わりにｎ＋１ビットシフトレジス
タ６２を用いるもので、シフトレジスタ６２のクロック
端子ＣＬＫに応じてブロック選択信号“１”を順次次の
メモリブロック１２のビット線制御回路１４に接続され
たブロックイネーブル信号線１５に出力するものであ
る。従って、連想メモリ６０においては、全メモリブロ
ック１２に対してメモリブロック１２（０）からメモリ
ブロック１２（ｎ）まで順次連続的に検索動作を行うも
のである。
様について説明する。図１０に示す連想メモリ６０は、
図１に示す連想メモリ１０のブロックイネーブルフラグ
レジスタ３２およびデコーダ３４からなるブロック選択
信号出力手段１６の代わりにｎ＋１ビットシフトレジス
タ６２を用いるもので、シフトレジスタ６２のクロック
端子ＣＬＫに応じてブロック選択信号“１”を順次次の
メモリブロック１２のビット線制御回路１４に接続され
たブロックイネーブル信号線１５に出力するものであ
る。従って、連想メモリ６０においては、全メモリブロ
ック１２に対してメモリブロック１２（０）からメモリ
ブロック１２（ｎ）まで順次連続的に検索動作を行うも
のである。
【００４２】ここで、シフトレジスタ６２のブロック選
択信号“１”の出力が次のメモリブロック１２にシフト
する時間間隔、すなわちクロック端子ＣＬＫの時間間隔
は、特に制限的ではなく、前のメモリブロック１２の検
索開始から検索動作が完全に終了するまでの時間であっ
てもよいし、これより長くても短くてもよい。シフト時
間間隔が短い場合はメモリブロック１２内の検索が終了
するまでブロック選択信号“１”がブロックイネーブル
信号線１５から出力されるようにビット線制御回路１４
を構成し、複数のメモリブロック１２を同時に検索する
ことも可能である。なお、シフトレジスタ６２は、特に
限定的ではなく従来公知のシフトレジスタを用いること
ができる。
択信号“１”の出力が次のメモリブロック１２にシフト
する時間間隔、すなわちクロック端子ＣＬＫの時間間隔
は、特に制限的ではなく、前のメモリブロック１２の検
索開始から検索動作が完全に終了するまでの時間であっ
てもよいし、これより長くても短くてもよい。シフト時
間間隔が短い場合はメモリブロック１２内の検索が終了
するまでブロック選択信号“１”がブロックイネーブル
信号線１５から出力されるようにビット線制御回路１４
を構成し、複数のメモリブロック１２を同時に検索する
ことも可能である。なお、シフトレジスタ６２は、特に
限定的ではなく従来公知のシフトレジスタを用いること
ができる。
【００４３】図１１に示す連想メモリ６４は、ブロック
選択信号出力手段として図１０に示すシフトレジスタ６
２の代わりに、隣り合うメモリブロック１２のビット線
制御回路１４の間に遅延回路６６を設け、前段のビット
線制御回路１４から出力されるブロック選択信号“１”
を所定遅延時間だけ遅延させて後段のビット線制御回路
１４に出力し、順次全メモリブロック１２について連続
的かつ自走的に検索するものである。この遅延回路６６
の遅延時間も、シフトレジスタ６２のシフト時間間隔と
全く同様に、特に制限的ではなく、前段の検索終了後、
後段の検索が開始される時間であっても、複数のメモリ
セル１２が同時に検索される時間であってもよい。ま
た、遅延回路６６も特に制限的ではなく、従来公知の遅
延回路はいずれも適用可能である。なお、本実施態様の
連想メモリ６０および６４は、全メモリブロック１２を
順次自走的に特定し、検索を行うものであるので、検索
スピードは遅くなるが同時に検索されるメモリブロック
１２は、１個または一部の複数個のメモリブロック１２
であるので、低消費電力化が図れる。本発明の連想メモ
リの第３の実施態様は、基本的に以上のように構成され
る。
選択信号出力手段として図１０に示すシフトレジスタ６
２の代わりに、隣り合うメモリブロック１２のビット線
制御回路１４の間に遅延回路６６を設け、前段のビット
線制御回路１４から出力されるブロック選択信号“１”
を所定遅延時間だけ遅延させて後段のビット線制御回路
１４に出力し、順次全メモリブロック１２について連続
的かつ自走的に検索するものである。この遅延回路６６
の遅延時間も、シフトレジスタ６２のシフト時間間隔と
全く同様に、特に制限的ではなく、前段の検索終了後、
後段の検索が開始される時間であっても、複数のメモリ
セル１２が同時に検索される時間であってもよい。ま
た、遅延回路６６も特に制限的ではなく、従来公知の遅
延回路はいずれも適用可能である。なお、本実施態様の
連想メモリ６０および６４は、全メモリブロック１２を
順次自走的に特定し、検索を行うものであるので、検索
スピードは遅くなるが同時に検索されるメモリブロック
１２は、１個または一部の複数個のメモリブロック１２
であるので、低消費電力化が図れる。本発明の連想メモ
リの第３の実施態様は、基本的に以上のように構成され
る。
【００４４】本発明に係る連想メモリは以上のように構
成されるが、本発明はこれに限定されず、本発明の要旨
を逸脱しない範囲において、改良並びに設計の変更が可
能なことはもちろんである。
成されるが、本発明はこれに限定されず、本発明の要旨
を逸脱しない範囲において、改良並びに設計の変更が可
能なことはもちろんである。
【００４５】
【発明の効果】本発明によれば、メモリをブロック化
し、かつ検索動作が行われるメモリブロックを特定手段
によって特定することによって、同時に動作する回路を
減らすことができるので、ピーク電流を低減することが
でき、低消費電力化を図ることができる。ここで、本発
明の連想メモリの第１および第２の実施態様では、特定
手段によって特定された一部のメモリブロックのみを検
索することが可能であるので、低消費電力化が図れると
ともに検索の高速処理が可能となる。また、本発明の第
３の実施態様では、低消費電力化を図りながら全メモリ
ブロックの検索を容易かつ簡単で低コストの回路構成で
行うことができる。
し、かつ検索動作が行われるメモリブロックを特定手段
によって特定することによって、同時に動作する回路を
減らすことができるので、ピーク電流を低減することが
でき、低消費電力化を図ることができる。ここで、本発
明の連想メモリの第１および第２の実施態様では、特定
手段によって特定された一部のメモリブロックのみを検
索することが可能であるので、低消費電力化が図れると
ともに検索の高速処理が可能となる。また、本発明の第
３の実施態様では、低消費電力化を図りながら全メモリ
ブロックの検索を容易かつ簡単で低コストの回路構成で
行うことができる。
【図１】 本発明に係る連想メモリの一実施例の全体構
成図である。
成図である。
【図２】 図１に示す連想メモリに用いられるビット線
制御回路の一実施例の構成回路図である。
制御回路の一実施例の構成回路図である。
【図３】 本発明に係る連想メモリに用いられるメモリ
セルの一実施例の構成回路図である。
セルの一実施例の構成回路図である。
【図４】 図１に示す連想メモリに適用される検索デー
タの一例の説明図である。
タの一例の説明図である。
【図５】 図１に示す連想メモリに用いられるデコード
回路の一実施例の構成回路図である。
回路の一実施例の構成回路図である。
【図６】 本発明の連想メモリのメモリブロックの格納
データの一例の説明図である。
データの一例の説明図である。
【図７】 本発明に係る連想メモリの別の実施例の全体
構成図である。
構成図である。
【図８】 図７に示す連想メモリに適用される検索デー
タの一例の説明図である。
タの一例の説明図である。
【図９】 図７に示す連想メモリに用いられるブロック
プリサーチ回路の一実施例の構成回路図である。
プリサーチ回路の一実施例の構成回路図である。
【図１０】 本発明に係る連想メモリの別の実施例の全
体構成図である。
体構成図である。
【図１１】 本発明に係る連想メモリの別の実施例の全
体構成図である。
体構成図である。
【図１２】 （ａ）および（ｂ）は、それぞれ、一般の
メモリおよび従来の連想メモリの検索動作を説明する説
明図である。
メモリおよび従来の連想メモリの検索動作を説明する説
明図である。
１０，４０，６０，６４ 連想メモリ（ＣＡＭ） １２，１２（０），１２（１），１２（２），１２
（３） メモリブロック １３ データ線（ビット線およびビットバー線） １４，４８ ビット線制御回路 １４0 ，１４m-1 ビット線制御ユニット １５ ブロックイネーブル信号線 １６ ブロック選択信号出力手段 １７ 検索データ線 １８，２４，４３，５１，５３ 制御信号線 １９，２０，２１ ＡＮＤ回路 ２２，２３ トライステートバッファ ２６ メモリセル ２７ａ，２７ｂ，２８ａ，２８ｂ，５２，５４ トラン
ジスタ（ＦＥＴ） ２８ 一致検索線 ２９ ラッチ ３０ ワード線 ３１ 接地トランジスタ（ＦＥＴ） ３２ ブロックイネーブルフラグレジスタ ３４ デコーダ ３５ ブロック選択信号線 ３６0 ，３６1 ，３６2 ，３６3 ＡＮＤ回路 ４２ ブロックプリサーチ回路 ４４ プリサーチ回路 ４６ プリサーチ結果レジスタ ４７ プリサーチデータ線（プリサーチビット線および
プリサーチビットバー線） ４９ プリサーチ用メモリセル ５０ プリサーチ一致検索線 ６２ シフトレジスタ ６４ 遅延回路
（３） メモリブロック １３ データ線（ビット線およびビットバー線） １４，４８ ビット線制御回路 １４0 ，１４m-1 ビット線制御ユニット １５ ブロックイネーブル信号線 １６ ブロック選択信号出力手段 １７ 検索データ線 １８，２４，４３，５１，５３ 制御信号線 １９，２０，２１ ＡＮＤ回路 ２２，２３ トライステートバッファ ２６ メモリセル ２７ａ，２７ｂ，２８ａ，２８ｂ，５２，５４ トラン
ジスタ（ＦＥＴ） ２８ 一致検索線 ２９ ラッチ ３０ ワード線 ３１ 接地トランジスタ（ＦＥＴ） ３２ ブロックイネーブルフラグレジスタ ３４ デコーダ ３５ ブロック選択信号線 ３６0 ，３６1 ，３６2 ，３６3 ＡＮＤ回路 ４２ ブロックプリサーチ回路 ４４ プリサーチ回路 ４６ プリサーチ結果レジスタ ４７ プリサーチデータ線（プリサーチビット線および
プリサーチビットバー線） ４９ プリサーチ用メモリセル ５０ プリサーチ一致検索線 ６２ シフトレジスタ ６４ 遅延回路
Claims (8)
- 【請求項１】ブロック分割された複数のメモリブロック
を持つ連想メモリであって、検索データに対し前記メモ
リブロックを特定する手段を持ち、前記特定手段により
特定されたメモリブロックに対してのみ検索動作をおこ
なわしめるよう構成したことを特徴とする連想メモリ。 - 【請求項２】前記特定手段が、外部から与えられたブロ
ック選択信号を保持するブロック選択フラグレジスタ
と、このブロック選択フラグレジスタに保持されている
ブロック選択信号に応じて前記メモリブロックを選択
し、当該メモリブロックを構成する複数のメモリセルの
ビット線およびビットバー線を制御するビット線制御回
路とを有する請求項１に記載の連想メモリ。 - 【請求項３】前記検索データにはブロックデコード用デ
ータが付加されており、前記特定手段が、前記ブロック
デコード用データが付加された検索データが外部から入
力された時、このブロックデコード用データをデコード
してブロック選択信号を発生させるデコーダと、このデ
コーダによって発生されたブロック選択信号に応じて前
記メモリブロックを選択し、当該メモリブロックを構成
する複数のメモリセルのビット線およびビットバー線を
制御するビット線制御回路とを有する請求項１に記載の
連想メモリ。 - 【請求項４】前記特定手段は、さらに前記デコーダによ
ってデコードされたブロック選択信号を一時的に保持す
るブロック選択フラグレジスタを有する請求項３に記載
の連想メモリ。 - 【請求項５】前記検索データは、その一部に所定ビット
のプリサーチデータを有し、 前記メモリブロックは、各メモリブロック毎に前記プリ
サーチデータに対応する位置の所定ビットが少なくとも
一致する格納データが格納され、 前記特定手段は、プリサーチ時に、前記検索データのプ
リサーチデータのみをプリサーチしてブロック選択信号
を発生するプリサーチ手段と、このプリサーチ手段によ
り発生されたブロック選択信号を一時的に保持するブロ
ック選択レジスタと、本サーチ時にブロック選択レジス
タに保持されているブロック選択信号に応じて前記メモ
リブロックを選択し、当該メモリブロックを構成する複
数のメモリセルの一部または全部のビット線およびビッ
トバー線を制御するビット線制御回路とを有する請求項
１に記載の連想メモリ。 - 【請求項６】前記特定手段が、所定時間間隔で連続して
ブロック選択信号を発生する手段と、この発生手段によ
って発生されたブロック選択信号に応じて前記メモリブ
ロックを選択し、当該メモリブロックを構成する複数の
メモリセルのビット線およびビットバー線を制御するビ
ット線制御回路とを有する請求項１に記載の連想メモ
リ。 - 【請求項７】前記ブロック選択信号発生手段が、シフト
レジスタである請求項６に記載の連想メモリ。 - 【請求項８】前記ブロック選択信号発生手段が、各々の
メモリブロックのビット線制御回路の間に設けられる遅
延回路である請求項６に記載の連想メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116727A JP2779114B2 (ja) | 1993-05-19 | 1993-05-19 | 連想メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116727A JP2779114B2 (ja) | 1993-05-19 | 1993-05-19 | 連想メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333395A true JPH06333395A (ja) | 1994-12-02 |
| JP2779114B2 JP2779114B2 (ja) | 1998-07-23 |
Family
ID=14694307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116727A Expired - Fee Related JP2779114B2 (ja) | 1993-05-19 | 1993-05-19 | 連想メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2779114B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731526B2 (en) | 2002-03-20 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | CAM cell array, TCAM cell, TCAM cell array, address search memory, and network address search apparatus |
| US6735101B2 (en) | 2002-04-09 | 2004-05-11 | Fujitsu Limited | Semiconductor memory |
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| JP2010186557A (ja) * | 2004-01-13 | 2010-08-26 | Hitachi Ltd | 半導体記憶装置 |
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| WO2013168685A1 (ja) * | 2012-05-06 | 2013-11-14 | 国立大学法人東北大学 | 半導体記憶装置 |
| JP2017097940A (ja) * | 2015-11-26 | 2017-06-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03212896A (ja) * | 1990-01-16 | 1991-09-18 | Mitsubishi Electric Corp | 連想記憶装置 |
-
1993
- 1993-05-19 JP JP5116727A patent/JP2779114B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03212896A (ja) * | 1990-01-16 | 1991-09-18 | Mitsubishi Electric Corp | 連想記憶装置 |
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| WO2007020751A1 (ja) * | 2005-08-12 | 2007-02-22 | Kyoto University | 連想メモリシステム、連想メモリシステムの制御方法、およびデータ処理装置 |
| JP2009158027A (ja) * | 2007-12-27 | 2009-07-16 | Fujitsu Microelectronics Ltd | 連想メモリ |
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| US8467213B1 (en) | 2011-03-22 | 2013-06-18 | Netlogic Microsystems, Inc. | Power limiting in a content search system |
| US9025354B2 (en) | 2011-03-22 | 2015-05-05 | Broadcom Corporation | Power limiting in a content search system |
| WO2013168685A1 (ja) * | 2012-05-06 | 2013-11-14 | 国立大学法人東北大学 | 半導体記憶装置 |
| JP2013235620A (ja) * | 2012-05-06 | 2013-11-21 | Tohoku Univ | 半導体記憶装置及びその駆動方法 |
| US9324429B2 (en) | 2012-05-06 | 2016-04-26 | Tohoku University | Semiconductor storage device |
| JP2017097940A (ja) * | 2015-11-26 | 2017-06-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN106803428A (zh) * | 2015-11-26 | 2017-06-06 | 瑞萨电子株式会社 | 半导体器件 |
| US10203892B2 (en) | 2015-11-26 | 2019-02-12 | Renesas Electronics Corporation | Semiconductor device |
| US10297291B2 (en) | 2016-07-20 | 2019-05-21 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2779114B2 (ja) | 1998-07-23 |
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