JPH03212896A - 連想記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データの記憶と内容アクセス−の機能を有
する連想記憶装置に関するものである。

［従来の技術］ 従来の連想記憶装置を第４図乃至第６図を用いて説明す
る。第４図は、一般的な連想メモリ（Ｃｏｎｔｅｎｔ　
Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ　（以下、ＣＡ
Ｍという））の概念図である。図において、１はデータ
の内容を検索する検索データ、２はデータを記憶しかつ
データ内容を比較する機能を有するＣＡＭセル（連想メ
モリセル）、３は上記ＣＡＭセル２を、Ｘ、配列したＣ
ＡＭアレイ（連想メモリアレイ）、４は上記検索データ
１を各々のＣＡＭセル２に伝達するデータ線、５は検索
結果を記憶しておく検索記憶バッファ、６はＣＡ　Ｍセ
ル２での比較結果を検出し対応する検索記憶バッファ５
へ伝達するマツチライン、７は上記ＣＡＭアレイ３のう
ち一方向配列のｉ個のＣＡ　Ｍセル２からなり一本のマ
ツチライン６につながるエントリである。

上記連想メモリは、キャッシュメモリやデータベースな
どに使用される。第５図はＣＡＭを用いたＴＡＧメモリ
の一構成例である。８はｐビットからなる入力アドレス
、９は上記人力アドレス８の上位ｉビットからなるＴＡ
Ｇアドレス、１０はＬ記入力アドレス８の下位ｐ−ｉビ
ットからなるエントリアドレス、１１はマツチライン６
の出力レベルをセンスするセンスアンプ、１２は検索結
果であるマツチライン６の出力をセンスアンプ１１に伝
えるトランスミッションゲート（以下、Ｔ、Ｇという）
、１３は上記エントリアドレス１０により上記Ｔ、Ｇ１
２をデコードするエントリデコーダ、１４は上記エント
リデコーダ１３の出力と上記Ｔ、Ｇ１２のゲート入力と
をつなぐエントリ信号線、１５．１６はビット線、７７
下蟇、１７は上記データ線４の電位をドライブし上記ビ
ット線１５．［：ワ下鷺１６にその電位を伝えるドライ
バである。

次に動作について説明する。第５図のＴＡＧメモリによ
る比較時の動作において、まず外部からｐビットのデー
タが人力アドレス８に入力される。この入力アドレス８
の一部であるＴＡＧアドレス９のｉビットは、検索デー
タｌとしてデータ線４を通しドライバ１７を介して対応
するビット線１５．で）Ｔｉ１６に伝えられる。次に各
々のＣＡＭセル２において、ビット線１５．ｔニー７−
下型１６に伝えられたＴＡＧアドレス９と記憶されてい
るデータとの比較が同時に行われる。この比較はＣＡＭ
セル２の比較機能によって行われる。各エントリ７にお
いて、すべてのＣＡＭセル２で一致すれば当該エントリ
７のマツチライン６は一致を示すレベル、例えばＬｏｗ
レベルとなる。逆に、１つのエントリ７内で１ビツトで
も不一致であれば、当該エントリ７のマツチライン６は
不一致を示すレベル、例えば旧レベルに保たれる。

一方、エントリデコーダ１３は、入力アドレス８の一部
であるエントリアドレス１０のｐ−ｉビットで表される
２進数によりデコードされ、その出力信号はエントリ信
号線１４を介して対応するＴ、Ｇ１２が導通状態となり
エントリ７が選択される。これにより選択されたマツチ
ライン６のレベルがセンスアンプ１１へ伝えられる。セ
ンスアンプ１１では、そのレベルをセンスし、一致、不
−Ｍを出力する。例えば、エントリアドレス１０が５ビ
ツトで構成されており”　０１０１１”が入力されてい
ると、エントリデコーダ１３は１１番目のＴ、Ｇ１２−
１１を導通状態とし、１１番目のエントリ７−１１を選
択する。この１１番目のエントリ７−１１が一致してい
ればＬｏｗレベル、不一致であればＨｉレベルであり、
このレベルによってセンスアンプ１１が選択されたエン
トリ７の一致。

不一致を出力する。

上記ＣＡＭセル２は、第６図に示すように、−般的なラ
ンダムアクセスメモリ（ＲＡＭ）素子とトランジスタと
から構成されており、例えば上記ＲＡＭ素子にｔｔ　１
　ｕであるＨｉレベルが記憶されているときに、検索デ
ータとしてｔｔ　ＯｔｔであるＬｏｗレベルがビット線
１５を介して、また旧レベルがビア下亘１６を介して入
力された場合、上記トランジスタはオンされないので、
マツチライン６は不一致を示す旧レベルに保たれる。ま
た、検索データが“１″であるｔｌｉレベルの場合、上
記トランジスタはオンするので、マツチライン６は一致
を示すＬｏｗレベルとなる。

以上のように、エントリ７内のすべてのＣＡＭセル２に
おいて、検索データ１と−Ｍすれば、マツチライン６は
Ｌｏｗレベルとなり、不一致であれば旧レベルに保たれ
、このエントリ７における検索結果を得ることができる
。

［発明が解決しようとする課題］ 従来の連想記憶装置は以上のように構成されているので
、キャッシュメモリなどに使用されて検索データに局所
性がある場合においても、ＣＡＭアレイ３全体を比較の
対象としてエントリ７すべてを検索データ１と比較しな
ければならず、検索に時間がかかり動作速度が遅くなる
とともに、消費電流が増大するなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、検索時間を短くして、動作速度が速くかつ消
費電流の少ない連想記憶装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係る連想記憶装置は、データを記憶しかつデ
ータの内容を比較する機能を有する連想メモリセルを、
格子状に配列して連想メモリアレイを構成し、データの
内容を検索する検索データと上記連想メモリアレイのう
ち一方向配列の連想メモリセルに記憶されたデータとを
比較するとともに、上記連想メモリアレイを複数の一方
向配列毎に分割して各ブロックを構成し、このブロック
のいずれかを選択するブロック選択手段を備えたもので
ある。

［作用］ この発明における連想記憶装置は、連想メモリアレイを
複数の一方向配列毎に分割して構成した各ブロックのい
ずれかを選択するブロック選択手段により、選択された
ブロックのみを検索データと比較して、上記一方向配列
の全てのデータにおける一致または不一致を出力する。

［実施例］ 以下、この発明の一実施例である連想記憶装置を第１図
乃至第３図を用いて説明する。なお、第４図乃至第６図
と同じものは同一の符号を用いて説明を省略する。図に
おいて、１８は、Ｘ、配列のＣＡＭアレイ３をビット線
方向、すなわちＣＡＭセル２を複数の一方向配列である
エントリ７毎にｍ分割したブロック、１９はｍ個のブロ
ック１８のうち１つを選択するブロック選択装置、２０
は上記ブロック選択装置１９の出力と対応するブロック
１８とをつなぐブロック選択信号線である。上記構成の
ＣＡＭは、上記ブロック選択装置１９により選択された
ブロック１８だけ検索データ１との比較が行われ、他の
ブロック１８は検索データ１との比較は行われない。

第２図は、上記ＣＡＭを用いたＴＡＧメモリの一構成例
であり、図において、２１はｐ　−ｉビットのエントリ
アドレス１０における上位ｑビットからなるブロック選
択アドレス、２２はエントリアドレス１０の下位ｐ　−
ｉ　−ｑビットからなる分割エントリアドレスである。

上記ブロック選択アドレス２１はブロック選択装置１９
へ、分割エントリアドレスはエントリデコーダ１３へ伝
えられる。例えば、上記エントリアドレス１０は従来と
同様５ビツトからなるとすれば、ブロック選択アドレス
２１は２ビツト、分割エントリアドレス２２は３ビツト
からなり、上記ブロック選択アドレス２１が１１１０１
１である場合、２番目のブロック１８−３が選択される
。なお、上記エントリデコーダ１３は、分割エントリア
ドレス２２により各ブロック１８におけるｎ番目のＴ、
Ｇ１２をオンするような構成となっており、例えば上記
分割エントリアドレス２２が”　１０１”である場合、
各ブロック１８における５番目のＴ、Ｇ１２すべてがオ
ンされる。

第３図は、第２図におけるブロック１８の詳細な構成を
示す図である。２３は各々のブロック１８を選択するた
めのブロック選択Ｔ、Ｇであり、そのゲートにはブロッ
ク選択信号線２０が接続され、一端が検索データ線４に
、他端がドライバ１７の入力に接続されている。

次に動作について説明する。第２図のＴＡＧメモリにお
いて、まず入力アドレス８の一部であるＴＡＧアドレス
９のｉビットが検索データ１としてデータ線４に伝えら
れる。同じく入力アドレス８の一部であるブロック選択
アドレス２１のｑビットがブロック選択装置１９に伝え
られる。このブロック選択装置１９は入力されたブロッ
ク選択アドレス２１によりｍ個のブロック１８のうち対
応するブロック１８を選択するための選択信号を出力す
る。この選択信号はブロック選択信号線２ｏを経て当該
ブロック選択Ｔ、Ｇ２３を導通状態にすることにより、
データ線４に与えられているＴＡＧアドレス９がドライ
バ１７を介して分割されたビット線１５．［）丁腺１６
に伝わる。このとき、選択されていないブロック１８で
は、ブロック選択Ｔ、Ｇ２３が非通電状態であり、デー
タ線４に与えられているＴＡＧアドレス９はビット線１
５．ｅ７下ｍ１６に伝わらない。

次に１選択されているブロック１８のＣＡＭセル２にお
いて、記憶されているデータと分割されたビット線１５
．ｅ−７下■１６に伝えられたＴＡＧアドレス９との比
較が行われる。この比較はＣＡＭセル２の比較機能によ
って行われる。選択されているブロック１８内の各エン
トリ７において、すべてのＣＡＭセル２で一致すれば当
該エントリ７のマツチライン６は一致を示すレベル、例
えばＬｏｗレベルとなる。逆に１つのエントリ７内で１
つのＣＡＭセル２でも不一致があれば当該エントリ７の
マツチライン６は不一致を示すレベル、例えば旧レベル
に保たれる。

一方、エントリアドレス１０のｐ　−ｉビットの一部で
ある分割エントリアドレス２２のｐ　−ｉ　−ｑビット
は、エントリデコーダ１３へ伝えられデコードされる。

そして、エントリデコーダ１３の出力信号はエントリ信
号線１４を経て対応するｎ番目のＴ、Ｇ１２が導通状態
となり、エントリ７が選択される。これにより選択され
たエントリ７のマツチライン６のレベルがセンスアンプ
１１へ伝えられ、センスアンプ１１でそのレベルをセン
スし、一致、不一致を出力する。

なお、本実施例においては、ブロック選択装置１９から
の選択信号により対応する選択Ｔ、Ｇ２３を導通させ検
索データ１をビット線１５゜２７下１１６に伝えるとし
たが、本発明はこれに限定されず、選択信号と検索デー
タ１とを積和等の論理回路を介してビット線１５．τフ
下１１６に伝えるとしてもよい。また、上記エントリア
ドレス１０は、従来と同様のビット数から構成するとし
て、分割エントリアドレス２２により各ブロック１８に
おけるｎ番目のＴ、Ｇ１２すべてをオンするとしたが、
上記エントリアドレス１０及び分割エントリアドレス２
２０ビツト数を増やして各々のＴ、Ｇ１２をデコードで
きるようにしてもよい。

なお、上記実施例においては、ＣＡＭをＴＡＧメモリに
用いた場合について説明したが、他のメモリに用いても
同様の効果が得られる。

［発明の効果コ 以上のように、この発明によれば、連想メモリを各ブロ
ックに分割して、検索する箇所をブロック選択手段によ
り選択でき、この選択されたブロックにおける検索デー
タとの比較だけですむので、検索時間が短くなるととも
に、動作時間が速くかつ消費電流が少なくなる。

【図面の簡単な説明】

第１図はこの発明の一実施例である連想記憶装置の概念
図、第２図はこの発明の連想記憶装置を用いたＴＡＧメ
モリの構成を示すブロック図、第３図は第２図の部分回
路図、第４図は従来の連想記憶装置の概念図、第Ｓ図は
従来の連想記憶装置を用いたＴＡＧメモリの構成を示す
ブロック図、第６図は連想記憶装置のＣＡＭセルの部分
回路図である。 １・・・検索データ、２・・・ＣＡＭセル、３・・・Ｃ
ＡＭアレイ、４・・・データ線、６・・・マツチライン
、７・・・エントリ、８・・・入力アドレス、９・・・
ＴＡＧアドレス、１０・・・エントリアドレス、１１・
・・センスアンプ、１２・・・’ｒ、Ｇ、１３・・・エ
ントリデコーダ、１８・・・ブロック、１９・・・ブロ
ック選択装置、２１・・・ブロック選択アドレス、２２
・・・分割エントリアドレス。

Claims (1)

【特許請求の範囲】
1. 　データを記憶しかつデータの内容を比較する機能を有
   する連想メモリセルを、格子状に配列して連想メモリア
   レイを構成し、データの内容を検索する検索データと上
   記連想メモリアレイのうち一方向配列の連想メモリセル
   に記憶されたデータとを比較し、上記一方向配列の全て
   のデータにおける一致または不一致を出力する連想記憶
   装置において、上記連想メモリアレイを複数の一方向配
   列毎に分割して各ブロックを構成し、このブロックのい
   ずれかを選択するブロック選択手段を備え、このブロッ
   ク選択手段により選択されたブロックのみを検索データ
   と比較することを特徴とする連想記憶装置。