JP3059209B2 - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JP3059209B2 JP3059209B2 JP2303655A JP30365590A JP3059209B2 JP 3059209 B2 JP3059209 B2 JP 3059209B2 JP 2303655 A JP2303655 A JP 2303655A JP 30365590 A JP30365590 A JP 30365590A JP 3059209 B2 JP3059209 B2 JP 3059209B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデ−タ記憶と内容アクセスの機能を有する
連想記憶装置に関するものである。
連想記憶装置に関するものである。
第５図は、従来の連想記憶装置｛Content Addressabl
e Memory（以下、CAM）という｝を用いたTAGメモリの一
構成例である。第５図において、１は検索デ−タ、２は
記憶と比較を行うCAMセル、３はCAMセル２を（ｉ×ｊ）
に配列したCAMアレイ、４は検索データ１を各々CAMセル
２に伝えるデ−タ線、５は検索結果を記憶しておく検索
一致レジスタ、６はCAMセル２での比較結果を検出し対
応する検索一致レジスタ５へ伝えるマッチライン、７は
１本のマッチライン６につながるｉ個のCAMセル２から
なるエントリである。８はｐビットからなる入力アドレ
ス、９は入力アドレス８の上位ｉビットからなるTAGア
ドレスである。10はデ−タメモリ部、11はデ−タメモリ
部10の一部で各エントリ７に対応してデ−タを記憶して
おくワ−ドデ−タである。12は各検索一致レジスタ５か
ら出力されるエントリ一致信号で、対応するワ−ドデ−
タ11に伝わる。13は検索一致レジスタ５内に一致を示す
フラグが立っているか否かを示すヒット信号である。第
６図はCAMセル２の一構成例である。第5,6図において、
14,15はビット線， である。16はデ−タ線４の電位をドライブし、ビット線
14, 15にその電位を伝えるドライバである。
e Memory（以下、CAM）という｝を用いたTAGメモリの一
構成例である。第５図において、１は検索デ−タ、２は
記憶と比較を行うCAMセル、３はCAMセル２を（ｉ×ｊ）
に配列したCAMアレイ、４は検索データ１を各々CAMセル
２に伝えるデ−タ線、５は検索結果を記憶しておく検索
一致レジスタ、６はCAMセル２での比較結果を検出し対
応する検索一致レジスタ５へ伝えるマッチライン、７は
１本のマッチライン６につながるｉ個のCAMセル２から
なるエントリである。８はｐビットからなる入力アドレ
ス、９は入力アドレス８の上位ｉビットからなるTAGア
ドレスである。10はデ−タメモリ部、11はデ−タメモリ
部10の一部で各エントリ７に対応してデ−タを記憶して
おくワ−ドデ−タである。12は各検索一致レジスタ５か
ら出力されるエントリ一致信号で、対応するワ−ドデ−
タ11に伝わる。13は検索一致レジスタ５内に一致を示す
フラグが立っているか否かを示すヒット信号である。第
６図はCAMセル２の一構成例である。第5,6図において、
14,15はビット線， である。16はデ−タ線４の電位をドライブし、ビット線
14, 15にその電位を伝えるドライバである。
次に、動作について説明する。第５図のTAGメモリに
よる比較時の動作において、まず外部装置からｐビット
の入力アドレス８が入力される。この入力アドレス８の
一部であるTAGアドレス９のｉビットは、検索デ−タ１
としてデ−タ線４を通しドライバ16を介して対応するビ
ット線14, 15に伝えられる。次に、各々のCAMセル２においてビッ
ト線14, 15に伝えられたTAGアドレス９と、記憶されているデ−
タとの比較が同時に行われる。この比較はCAMセル２の
比較機能によって行われる。各エントリ７において、全
てのCAMセル２で一致すれば当該エントリ７のマッチラ
イン６は一致を示すレベル、例えばHighレベルに保たれ
る。逆に、１つのエントリ７内で１ビットでも不一致で
あれば当該エントリ７のマッチライン６は不一致を示す
レベル、例えばLowレベルになる。各マッチライン６に
示されたレベルは、対応する検索一致レジスタ５に書き
込まれる。
よる比較時の動作において、まず外部装置からｐビット
の入力アドレス８が入力される。この入力アドレス８の
一部であるTAGアドレス９のｉビットは、検索デ−タ１
としてデ−タ線４を通しドライバ16を介して対応するビ
ット線14, 15に伝えられる。次に、各々のCAMセル２においてビッ
ト線14, 15に伝えられたTAGアドレス９と、記憶されているデ−
タとの比較が同時に行われる。この比較はCAMセル２の
比較機能によって行われる。各エントリ７において、全
てのCAMセル２で一致すれば当該エントリ７のマッチラ
イン６は一致を示すレベル、例えばHighレベルに保たれ
る。逆に、１つのエントリ７内で１ビットでも不一致で
あれば当該エントリ７のマッチライン６は不一致を示す
レベル、例えばLowレベルになる。各マッチライン６に
示されたレベルは、対応する検索一致レジスタ５に書き
込まれる。
次に、この検索一致レジスタ５から出力されるエント
リ一致信号12によりデ−タメモリ部10の対応するワ−ド
デ−タ11がアクセスされデ−タの読み出しが行われる。
リ一致信号12によりデ−タメモリ部10の対応するワ−ド
デ−タ11がアクセスされデ−タの読み出しが行われる。
一方、全検索一致レジスタ５の中のいずれかで一致フ
ラグが立っていれば、TAGメモリ内で検索デ−タが一致
したことを示し、ヒット信号13が出力される。
ラグが立っていれば、TAGメモリ内で検索デ−タが一致
したことを示し、ヒット信号13が出力される。
上記CAMセル２は、第６図に示すように、一般的なラ
ンダムアクセスメモリ（RAM）素子とビット線14, 15に接続された２個のトランジスタ17と前記２個のトラ
ンジスタ17の接続点がゲ−トに接続されたディスチャ−
ジトランジスタ18とから構成されており、例えば上記RA
M素子に“1"であるHighレベルが記憶されているとき
に、検索デ−タとして“0"であるLowレベルがビット線1
4を介して、またHighレベルが 15を介して入力された場合、前記ディスチャ−ジトラン
ジスタ18は導通するので、マッチライン６は不一致を示
すLowレベルとなる。また、検索デ−タが“1"であるHig
hレベルの場合、前記ディスチャ−ジトランジスタ18は
非導通となるので、マッチライン６は一致を示すHighレ
ベルに保たれる。
ンダムアクセスメモリ（RAM）素子とビット線14, 15に接続された２個のトランジスタ17と前記２個のトラ
ンジスタ17の接続点がゲ−トに接続されたディスチャ−
ジトランジスタ18とから構成されており、例えば上記RA
M素子に“1"であるHighレベルが記憶されているとき
に、検索デ−タとして“0"であるLowレベルがビット線1
4を介して、またHighレベルが 15を介して入力された場合、前記ディスチャ−ジトラン
ジスタ18は導通するので、マッチライン６は不一致を示
すLowレベルとなる。また、検索デ−タが“1"であるHig
hレベルの場合、前記ディスチャ−ジトランジスタ18は
非導通となるので、マッチライン６は一致を示すHighレ
ベルに保たれる。
以上のように、エントリ７内のすべてのCAMセル２に
おいて、検索デ−タ１と一致すれば、マッチライン６は
Highレベルに保たれ、不一致であればLowレベルとな
り、このエントリ７における検索結果を得ることができ
る。
おいて、検索デ−タ１と一致すれば、マッチライン６は
Highレベルに保たれ、不一致であればLowレベルとな
り、このエントリ７における検索結果を得ることができ
る。
従来の連想記憶装置は以上のように構成されているの
で、検索デ−タに局所性がある場合においても、連想メ
モリセル全体を比較の対象としてすべてのエントリを同
時に検索デ−タと比較しなければならず、また、その比
較結果を記憶する検索一致用レジスタを設ける必要があ
り、このため、ハ−ドウェア量が増大すると共に、消費
電流が増大するという問題点があった。
で、検索デ−タに局所性がある場合においても、連想メ
モリセル全体を比較の対象としてすべてのエントリを同
時に検索デ−タと比較しなければならず、また、その比
較結果を記憶する検索一致用レジスタを設ける必要があ
り、このため、ハ−ドウェア量が増大すると共に、消費
電流が増大するという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、ハ−ドウェアの負荷を低減すると共に消費
電流の低減を図れる連想記憶装置を提供することを目的
とする。
れたもので、ハ−ドウェアの負荷を低減すると共に消費
電流の低減を図れる連想記憶装置を提供することを目的
とする。
この発明に係る連想記憶装置は、連想メモリセル２を
アレイ状に配置して連想メモリアレイ３を構成し、その
連想メモリアレイ３をビット線方向に分割した複数のブ
ロック19と、これらのブロック19を選択するブロック選
択装置22と、これらのブロック19中の１エントリ７を選
択するエントリ選択装置24と、上記ブロック19にそれぞ
れ対応して設けられブロック選択装置22からのブロック
選択信号とエントリ選択装置24からのエントリ選択信号
とにより一意的に決まったエントリ７のみの比較結果を
出力するセンスアンプ26とを備えたものである。
アレイ状に配置して連想メモリアレイ３を構成し、その
連想メモリアレイ３をビット線方向に分割した複数のブ
ロック19と、これらのブロック19を選択するブロック選
択装置22と、これらのブロック19中の１エントリ７を選
択するエントリ選択装置24と、上記ブロック19にそれぞ
れ対応して設けられブロック選択装置22からのブロック
選択信号とエントリ選択装置24からのエントリ選択信号
とにより一意的に決まったエントリ７のみの比較結果を
出力するセンスアンプ26とを備えたものである。
センスアンプ26は、ブロック選択装置22により選択さ
れるブロック19を示すためのブロック選択信号と、エン
トリ選択装置24により選択されるエントリ７を示すため
のエントリ選択信号とにより一意的に決まったエントリ
７のみの比較結果を出力する。
れるブロック19を示すためのブロック選択信号と、エン
トリ選択装置24により選択されるエントリ７を示すため
のエントリ選択信号とにより一意的に決まったエントリ
７のみの比較結果を出力する。
第１図はこの発明の連想記憶装置をTAGメモリに用い
た場合の一実施例の構成図である。第１図において、第
５図に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。第１図において、19は（ｉ×
ｊ）配列のCAMアレイ３ビット線方向、即ちCAMセル２を
複数の一方向配列であるエントリ７毎にｍ分割したブロ
ックである。20は入力アドレス８のTAGアドレス９上位
ｉビットに続くｑビットからなるブロック選択アドレス
である。21は入力アドレス８の下位ｅビット（ｅ＝Ｐ−
ｉ−ｑビット）からなるエントリアドレスである。22
は、ブロック選択アドレス20を入力としｍ個のブロック
19のうち１つを選択するブロック選択装置である。23は
ブロック選択装置22の出力であるブロック選択信号であ
る。24はｅビットのエントリアドレス21を入力としブロ
ック19中の１エントリ７を選択するエントリ選択装置で
ある。
た場合の一実施例の構成図である。第１図において、第
５図に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。第１図において、19は（ｉ×
ｊ）配列のCAMアレイ３ビット線方向、即ちCAMセル２を
複数の一方向配列であるエントリ７毎にｍ分割したブロ
ックである。20は入力アドレス８のTAGアドレス９上位
ｉビットに続くｑビットからなるブロック選択アドレス
である。21は入力アドレス８の下位ｅビット（ｅ＝Ｐ−
ｉ−ｑビット）からなるエントリアドレスである。22
は、ブロック選択アドレス20を入力としｍ個のブロック
19のうち１つを選択するブロック選択装置である。23は
ブロック選択装置22の出力であるブロック選択信号であ
る。24はｅビットのエントリアドレス21を入力としブロ
ック19中の１エントリ７を選択するエントリ選択装置で
ある。
25はエントリ選択装置24の出力で各ブロック19内のエ
ントリ７を選択するエントリ選択信号である。26は各々
のブロック19に対応して設けられた前段センスアンプ、
27は前段センスアンプ26の出力を入力とする後段センス
アンプである。前段センスアンプ26は、ブロック選択装
置22からのブロック選択信号とエントリ選択装置24から
のエントリ選択信号により一意的に決まったエントリの
みの比較結果を出力するものである。
ントリ７を選択するエントリ選択信号である。26は各々
のブロック19に対応して設けられた前段センスアンプ、
27は前段センスアンプ26の出力を入力とする後段センス
アンプである。前段センスアンプ26は、ブロック選択装
置22からのブロック選択信号とエントリ選択装置24から
のエントリ選択信号により一意的に決まったエントリの
みの比較結果を出力するものである。
上記構成のTAGメモリは、上記ブロック選択装置22に
より選択されたブロック19だけ検索デ−タとの比較が行
われ、他のブロック19は検索デ−タの比較は行われな
い。
より選択されたブロック19だけ検索デ−タとの比較が行
われ、他のブロック19は検索デ−タの比較は行われな
い。
第２図は第１図のセンスアンプ系の一構成例で、第３
図は前段および後段センスアンプ26および27の一構成例
である。図において、28はブロック選択信号23とエント
リ選択信号25を入力とし全てのエントリ７の中から１エ
ントリ７を選択する論理積回路である。29は論理積回路
28の出力をゲ−トへの入力とし、一端がマッチライン６
に接続された第１トランスミッションゲ−ト（以下、T.
Gという）である。30は前段センスアンプ26の出力をゲ
−トへの入力とし、一端が後段センスアンプ27の入力と
なるように接続された第2T.Gである。31はPch（チャネ
ル）トランジスタ、32はNchトランジスタである。
図は前段および後段センスアンプ26および27の一構成例
である。図において、28はブロック選択信号23とエント
リ選択信号25を入力とし全てのエントリ７の中から１エ
ントリ７を選択する論理積回路である。29は論理積回路
28の出力をゲ−トへの入力とし、一端がマッチライン６
に接続された第１トランスミッションゲ−ト（以下、T.
Gという）である。30は前段センスアンプ26の出力をゲ
−トへの入力とし、一端が後段センスアンプ27の入力と
なるように接続された第2T.Gである。31はPch（チャネ
ル）トランジスタ、32はNchトランジスタである。
第４図は第１図および第２図におけるブロック19の詳
細な構成を示す図である。第４図の33は各々のブロック
19を選択するためのブロック選択T.Gであり、そのゲ−
トにはブロック選択信号23が入力され、一端は検索デ−
タ線４に、他端はドライバ16の入力へ接続されている。
細な構成を示す図である。第４図の33は各々のブロック
19を選択するためのブロック選択T.Gであり、そのゲ−
トにはブロック選択信号23が入力され、一端は検索デ−
タ線４に、他端はドライバ16の入力へ接続されている。
次に動作について説明する。
第１図〜第４図の比較動作において、まず、入力アド
レス8pビットの一部であるTAGアドレス９のｉビット
が、検索デ−タ１としてデ−タ線４に伝えられる。同じ
く入力アドレシ８の一部であるブロック選択アドレス20
のｑビットが、ブロック選択装置22に伝えられる。ブロ
ック選択装置22は、入力されたブロック選択アドレス20
により、ｍ個のブロック19のうち対応するブロックを選
択するためブロック選択信号23を出力する。
レス8pビットの一部であるTAGアドレス９のｉビット
が、検索デ−タ１としてデ−タ線４に伝えられる。同じ
く入力アドレシ８の一部であるブロック選択アドレス20
のｑビットが、ブロック選択装置22に伝えられる。ブロ
ック選択装置22は、入力されたブロック選択アドレス20
により、ｍ個のブロック19のうち対応するブロックを選
択するためブロック選択信号23を出力する。
このブロック選択信号23は当該ブロック選択T.G33を
導通状態にすることにより、デ−タ線４に与えられてい
るTAGアドレス９がドライバ16を介し分割されたビット
線14および 15に伝わる。この時、選択されていないブロック19で
は、ブロック選択T.G33が非導通状態となりデータ線４
に与えられているTAGアドレス９はビット線14および 15に伝わらない。
導通状態にすることにより、デ−タ線４に与えられてい
るTAGアドレス９がドライバ16を介し分割されたビット
線14および 15に伝わる。この時、選択されていないブロック19で
は、ブロック選択T.G33が非導通状態となりデータ線４
に与えられているTAGアドレス９はビット線14および 15に伝わらない。
次に、選択されているブロック19のCAMセル２におい
て、記憶されているデータと分割されたビット線14およ
び 15に伝えられたTAGアドレス９との比較が行われる。こ
の比較はCAMセル２の比較機能によって行われる。選択
されているブロック19内の各エントリ７において、すべ
てのCAMセル２で一致すれば当該エントリ７のマッチラ
イン６は一致を示すレベル、例えばHighレベルに保たれ
る。逆に、１つのエントリ７内で１つのCAMセル２でも
不一致があれば当該エントリ７のマッチライン６は不一
致を示すレベル、例えばLowレベルとなる。
て、記憶されているデータと分割されたビット線14およ
び 15に伝えられたTAGアドレス９との比較が行われる。こ
の比較はCAMセル２の比較機能によって行われる。選択
されているブロック19内の各エントリ７において、すべ
てのCAMセル２で一致すれば当該エントリ７のマッチラ
イン６は一致を示すレベル、例えばHighレベルに保たれ
る。逆に、１つのエントリ７内で１つのCAMセル２でも
不一致があれば当該エントリ７のマッチライン６は不一
致を示すレベル、例えばLowレベルとなる。
一方、入力アドレス８の一部であるエントリアドレス
21のｅビットは、エントリ選択装置24へ伝えられる。そ
して、エントリ選択装置24の出力であるエントリ選択信
号25とブロック選択装置22の出力信号であるブロック選
択信号23が論理積回路28に入力され、当該第1T.G29が導
通状態となり、当該エントリ７が選択される。これによ
り選択されたエントリ７のマッチライン６のレベル、即
ち一致であれば例えばHighレベル、不一致であれば例え
ばLowレベルがセンスアンプ26に伝えられる。
21のｅビットは、エントリ選択装置24へ伝えられる。そ
して、エントリ選択装置24の出力であるエントリ選択信
号25とブロック選択装置22の出力信号であるブロック選
択信号23が論理積回路28に入力され、当該第1T.G29が導
通状態となり、当該エントリ７が選択される。これによ
り選択されたエントリ７のマッチライン６のレベル、即
ち一致であれば例えばHighレベル、不一致であれば例え
ばLowレベルがセンスアンプ26に伝えられる。
この入力に対して、前記前段センスアンプ26は、一致
であればLowレベル、不一致であればHighレベルを出力
する。この時、非選択ブロック19の前段センスアンプ26
につながる第1T.G29はすべて非導通となっているため、
非選択ブロック19の前段センスアンプ26の出力はすべて
Lowレベルを出力する。この出力により、非選択ブロッ
ク19に対応する第2T.G30はすべて非導通となる。選択ブ
ロック19の前段センスアンプ26の出力が、例えば一致を
示すLowレベルであれば当該第2T.G30は非導通となり、
後段センスアンプ27はその入力レベルがHighを保つため
その出力信号、つまりTAGメモリのヒット信号13は一致
を示すLowレベルを出力する。選択ブロック19の前段セ
ンスアンプ26の出力が、例えば不一致を示すHighレベル
であれば当該第2T.G30は導通となり、後段センスアンプ
27はその入力レベルがLowレベルとなるため、その出力
であるヒット信号13は不一致を示すHighレベルを出力す
る。このようにして、TAGメモリの検索が行われる。
であればLowレベル、不一致であればHighレベルを出力
する。この時、非選択ブロック19の前段センスアンプ26
につながる第1T.G29はすべて非導通となっているため、
非選択ブロック19の前段センスアンプ26の出力はすべて
Lowレベルを出力する。この出力により、非選択ブロッ
ク19に対応する第2T.G30はすべて非導通となる。選択ブ
ロック19の前段センスアンプ26の出力が、例えば一致を
示すLowレベルであれば当該第2T.G30は非導通となり、
後段センスアンプ27はその入力レベルがHighを保つため
その出力信号、つまりTAGメモリのヒット信号13は一致
を示すLowレベルを出力する。選択ブロック19の前段セ
ンスアンプ26の出力が、例えば不一致を示すHighレベル
であれば当該第2T.G30は導通となり、後段センスアンプ
27はその入力レベルがLowレベルとなるため、その出力
であるヒット信号13は不一致を示すHighレベルを出力す
る。このようにして、TAGメモリの検索が行われる。
TAGメモリで一致した場合は、ブロック分割信号23お
よびエントリ選択信号25により、選択されたエントリ７
に対応するデ−タメモリ部10内のワ−ドデ−タ11をアク
セスすることで当該デ−タが読み出される。
よびエントリ選択信号25により、選択されたエントリ７
に対応するデ−タメモリ部10内のワ−ドデ−タ11をアク
セスすることで当該デ−タが読み出される。
なお、上記実施例では、センスアンプ構成を電流型セ
ンスアンプ２段構成としたが、１段構成としてもよく、
他の種類のセンスアンプを用いてもよい。
ンスアンプ２段構成としたが、１段構成としてもよく、
他の種類のセンスアンプを用いてもよい。
また、本発明をTAGメモリに用いた場合について説明
したが他のメモリ装置に用いても同様の効果が得られ
る。
したが他のメモリ装置に用いても同様の効果が得られ
る。
以上のように、この発明によれば、ブロック選択装置
からのブロック選択信号とエントリ選択装置からのエン
トリ選択信号とにより、エントリが一意的に決まるよう
に構成したことにより、選択されたエントリのみの比較
結果をセンスアンプを通して出力できるので、すべての
エントリを比較して結果を記憶しておく検索一致レジス
タを設ける必要がなく、ハ−ドウェア量の低減が可能と
なり、また、ブロック分割にしたことにより、選択され
たブロックのみを動作の対象とすることで低消費電流化
が可能な連想記憶装置が得られるという効果がある。
からのブロック選択信号とエントリ選択装置からのエン
トリ選択信号とにより、エントリが一意的に決まるよう
に構成したことにより、選択されたエントリのみの比較
結果をセンスアンプを通して出力できるので、すべての
エントリを比較して結果を記憶しておく検索一致レジス
タを設ける必要がなく、ハ−ドウェア量の低減が可能と
なり、また、ブロック分割にしたことにより、選択され
たブロックのみを動作の対象とすることで低消費電流化
が可能な連想記憶装置が得られるという効果がある。
第１図はこの発明の連想記憶装置を用いたTAGメモリの
一実施例の構成図、第２図は第１図中のセンスアンプ系
の一構成例図、第３図は第１図中の前段および後段セン
スアンプの一構成例図、第４図は第１図および第２図に
おけるブロックの一構成例図、第５図は従来の連想記憶
装置を用いたTAGメモリの一構成例図、第６図はCAMセル
の一構成例図である。 １……検索デ−タ、２……CAMセル（連想メモリセ
ル）、３……CAMアレイ（連想メモリアレイ）、６……
マッチライン、14,15……ビット線、19……ブロック、2
2……ブロック選択装置、23……ブロック選択信号、24
……エントリ選択装置、25……エントリ選択信号、26…
…前段センスアンプ（センスアンプ）。
一実施例の構成図、第２図は第１図中のセンスアンプ系
の一構成例図、第３図は第１図中の前段および後段セン
スアンプの一構成例図、第４図は第１図および第２図に
おけるブロックの一構成例図、第５図は従来の連想記憶
装置を用いたTAGメモリの一構成例図、第６図はCAMセル
の一構成例図である。 １……検索デ−タ、２……CAMセル（連想メモリセ
ル）、３……CAMアレイ（連想メモリアレイ）、６……
マッチライン、14,15……ビット線、19……ブロック、2
2……ブロック選択装置、23……ブロック選択信号、24
……エントリ選択装置、25……エントリ選択信号、26…
…前段センスアンプ（センスアンプ）。
Claims (1)
- 【請求項１】データの記憶およびデータの内容を比較す
る機能を有し、記憶されているデータを検索するための
検索データを伝えるビット線と、その検索データと記憶
データとを比較した結果検出するマッチラインとを備え
た連想メモリセルを複数個有した連想記憶装置におい
て、上記連想メモリセルをアレイ状に配置して連想メモ
リアレイを構成し、その連想メモリアレイをビット線方
向に分割した複数のブロックと、これらのブロックを選
択するブロック選択装置と、これらのブロック中の１エ
ントリを選択するエントリ選択装置と、上記ブロックに
それぞれ対応して設けられ上記ブロック選択装置からの
ブロック選択信号と上記エントリ選択装置からのエント
リ選択信号とにより一意的に決まったエントリのみの比
較結果を出力するセンスアンプとを設けたことを特徴と
する連想記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303655A JP3059209B2 (ja) | 1990-11-08 | 1990-11-08 | 連想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303655A JP3059209B2 (ja) | 1990-11-08 | 1990-11-08 | 連想記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04176097A JPH04176097A (ja) | 1992-06-23 |
| JP3059209B2 true JP3059209B2 (ja) | 2000-07-04 |
Family
ID=17923628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303655A Expired - Lifetime JP3059209B2 (ja) | 1990-11-08 | 1990-11-08 | 連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3059209B2 (ja) |
-
1990
- 1990-11-08 JP JP2303655A patent/JP3059209B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04176097A (ja) | 1992-06-23 |
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