JPH11273365A - 内容呼出し可能メモリ（ｃａｍ） - Google Patents
内容呼出し可能メモリ（ｃａｍ）Info
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- JPH11273365A JPH11273365A JP11038899A JP3889999A JPH11273365A JP H11273365 A JPH11273365 A JP H11273365A JP 11038899 A JP11038899 A JP 11038899A JP 3889999 A JP3889999 A JP 3889999A JP H11273365 A JPH11273365 A JP H11273365A
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- cam
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- cam array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 寸法が小さくそして呼び出し時間が短くそし
て平面図に大きな融通性を有する、内容呼出し可能メモ
リとその動作方法を提供する。 【解決手段】 本発明の第１実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とに従っ
ていくつかのビット線路を選択的に活性化することによ
り、データ・ワードの列のおのおのをシーケンシャルに
アクセスする。本発明の第２実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とデータ
の内容の予め定められた部分とに従っていくつかのビッ
ト線路を選択的に活性化することにより、データ・ワー
ドの列のおのおのをシーケンシャルにアクセスする。Ｃ
ＡＭアレイ５２の複数個の行の中の１つの行とおのおの
が関連する複数個の行セレクト線路が、アドレス復号器
５３により復号化された行アドレス信号によりアクセス
される。
て平面図に大きな融通性を有する、内容呼出し可能メモ
リとその動作方法を提供する。 【解決手段】 本発明の第１実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とに従っ
ていくつかのビット線路を選択的に活性化することによ
り、データ・ワードの列のおのおのをシーケンシャルに
アクセスする。本発明の第２実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とデータ
の内容の予め定められた部分とに従っていくつかのビッ
ト線路を選択的に活性化することにより、データ・ワー
ドの列のおのおのをシーケンシャルにアクセスする。Ｃ
ＡＭアレイ５２の複数個の行の中の１つの行とおのおの
が関連する複数個の行セレクト線路が、アドレス復号器
５３により復号化された行アドレス信号によりアクセス
される。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
コンピュータ・メモリに関する。さらに詳細にいえば本
発明は、小さな寸法でかつ消費電力が小さく、そして呼
出し時間が短くおよび平面図（floor plan）において大
きな融通性を有する、内容呼出し可能メモリに関する。
コンピュータ・メモリに関する。さらに詳細にいえば本
発明は、小さな寸法でかつ消費電力が小さく、そして呼
出し時間が短くおよび平面図（floor plan）において大
きな融通性を有する、内容呼出し可能メモリに関する。
【０００２】
【発明が解決しようとする課題】ランダム・アクセス・
メモリ（ＲＡＭ：random access memory）は、最近の電
子システムにおいて最もよく用いられているメモリであ
る。ＲＡＭの場合、データのアドレスはアドレス・バス
に提供され、そして次に、対応するデータが検索され
る。アドレス・バスの幅はどの位に多くのメモリ位置を
アドレス指定できるかを決定し、したがってメモリの寸
法を決定する。
メモリ（ＲＡＭ：random access memory）は、最近の電
子システムにおいて最もよく用いられているメモリであ
る。ＲＡＭの場合、データのアドレスはアドレス・バス
に提供され、そして次に、対応するデータが検索され
る。アドレス・バスの幅はどの位に多くのメモリ位置を
アドレス指定できるかを決定し、したがってメモリの寸
法を決定する。
【０００３】また別の形式のメモリは、内容呼出し可能
メモリ（content addressable memory：ＣＡＭ）であ
る。ＣＡＭの場合、データそれ自身は特別のレジスタの
中に送られる。この場合、データのそれぞれのビットと
ＣＡＭの中に記憶された情報のそれぞれのビットとを比
較することにより、データに対してＣＡＭが探索され
る。もし整合または一致（match）が見い出されるなら
ば、データが見い出されたことを指示する整合フラッグ
が設定される。次に、（もし２個以上の整合が見い出さ
れたならば）整合した位置に優先符号器が優先順位をつ
け、そして最高優先の整合位置の対応するアドレスを発
生する。ＣＡＭに対する１つの応用は、メモリ・キャッ
シュ・システムである。メモリ・キャッシュ・システム
では整合工程を用いて、処理装置により要求されたデー
タのような他の場所で必要とされるデータを、キャッシ
ュが有しているかどうかが決定される。
メモリ（content addressable memory：ＣＡＭ）であ
る。ＣＡＭの場合、データそれ自身は特別のレジスタの
中に送られる。この場合、データのそれぞれのビットと
ＣＡＭの中に記憶された情報のそれぞれのビットとを比
較することにより、データに対してＣＡＭが探索され
る。もし整合または一致（match）が見い出されるなら
ば、データが見い出されたことを指示する整合フラッグ
が設定される。次に、（もし２個以上の整合が見い出さ
れたならば）整合した位置に優先符号器が優先順位をつ
け、そして最高優先の整合位置の対応するアドレスを発
生する。ＣＡＭに対する１つの応用は、メモリ・キャッ
シュ・システムである。メモリ・キャッシュ・システム
では整合工程を用いて、処理装置により要求されたデー
タのような他の場所で必要とされるデータを、キャッシ
ュが有しているかどうかが決定される。
【０００４】ＣＡＭではメモリの中のデータ位置に基づ
くよりはむしろメモリ位置の内容に基づいてＣＡＭが探
索されるので、そしてさらにＣＡＭの中の２個の以上の
位置に同じデータ内容が見い出されることがあるので、
ＣＡＭはまたメモリから多数個の項目を同時に検索する
ことが要求される場合への応用において有用である。内
容アドレス指定では高度に並列的な性質を有し、例えば
高度なアルゴリム機能を処理する場合、内容アドレス指
定は有用で利点のある特徴をまた有する。けれども、こ
れらの形式の応用にＣＡＭを用いることはまた、全体的
に、キャッシュの中で典型的に用いられるよりははるか
に大型のＣＡＭを必要とする。キャッシュの中で用いら
れるＣＡＭのような小型のＣＡＭの場合、高速で効率的
な呼び出しが主要な関心である。したがって待ち時間を
できるだけ短くするために、呼出し方法を最適化するこ
とが焦点となる。けれども多数個の項目（entries）を
サポートするのが目標である大型のＣＡＭの場合、効率
的なレイアウト形状と妥当なバンド幅を保持することに
注意を集中させなければならない。
くよりはむしろメモリ位置の内容に基づいてＣＡＭが探
索されるので、そしてさらにＣＡＭの中の２個の以上の
位置に同じデータ内容が見い出されることがあるので、
ＣＡＭはまたメモリから多数個の項目を同時に検索する
ことが要求される場合への応用において有用である。内
容アドレス指定では高度に並列的な性質を有し、例えば
高度なアルゴリム機能を処理する場合、内容アドレス指
定は有用で利点のある特徴をまた有する。けれども、こ
れらの形式の応用にＣＡＭを用いることはまた、全体的
に、キャッシュの中で典型的に用いられるよりははるか
に大型のＣＡＭを必要とする。キャッシュの中で用いら
れるＣＡＭのような小型のＣＡＭの場合、高速で効率的
な呼び出しが主要な関心である。したがって待ち時間を
できるだけ短くするために、呼出し方法を最適化するこ
とが焦点となる。けれども多数個の項目（entries）を
サポートするのが目標である大型のＣＡＭの場合、効率
的なレイアウト形状と妥当なバンド幅を保持することに
注意を集中させなければならない。
【０００５】図１は、先行技術のＣＡＭアレイ１００の
アーキテクチャの図である。先行技術のＣＡＭアレイ１
００は、１０２４個のワードを有する。これらのワード
のおのおのは、５６個のビットを有する。ＣＡＭアレイ
１００の行のおのおのは、１０２４個のワードの中の１
つのワードを表す。ＣＡＭアレイ１００の中の５６個の
列のおのおのは、１０２４個のワードのおのおのの中の
１つのビットを表す。したがって先行技術のＣＡＭアレ
イ１００に示されているように、典型的には、長くて細
いメモリ構造体が用いられる。図１に示されているよう
なＣＡＭアレイを有するシステムでは、ＣＡＭアレイを
拡張してさらに多数個の行を付加することにより、メモ
リ容量を増大させることができる。けれども、この長く
て細いメモリ構造体は、さらに多くの容量が付加される
共にますます扱いにくくなるだけでなく、またそれを用
いるどのデバイスの平面図のレイアウト（layout of th
efloor plan）にも、深刻な悪い影響を与える。
アーキテクチャの図である。先行技術のＣＡＭアレイ１
００は、１０２４個のワードを有する。これらのワード
のおのおのは、５６個のビットを有する。ＣＡＭアレイ
１００の行のおのおのは、１０２４個のワードの中の１
つのワードを表す。ＣＡＭアレイ１００の中の５６個の
列のおのおのは、１０２４個のワードのおのおのの中の
１つのビットを表す。したがって先行技術のＣＡＭアレ
イ１００に示されているように、典型的には、長くて細
いメモリ構造体が用いられる。図１に示されているよう
なＣＡＭアレイを有するシステムでは、ＣＡＭアレイを
拡張してさらに多数個の行を付加することにより、メモ
リ容量を増大させることができる。けれども、この長く
て細いメモリ構造体は、さらに多くの容量が付加される
共にますます扱いにくくなるだけでなく、またそれを用
いるどのデバイスの平面図のレイアウト（layout of th
efloor plan）にも、深刻な悪い影響を与える。
【０００６】他の先行技術のＣＡＭシステムは、この種
類の問題点をほとんど緩和していない。米国特許第 4,8
88,731号、第 4,928,260号、第 5,388,066号に開示され
ているシステムのような大部分のＣＡＭシステムは、Ｃ
ＡＭアレイの中にデータを記憶するさらに効率的な方法
および／またはＣＡＭアレイの中に記憶されたデータを
呼び出すさらに効率的な方法を単に提供しているだけ
で、依然として従来の長くて細いアーキテクチャを用い
ている。レイ・パリ（Ray Parry)名の論文「キャッシュ
ＣＡＭＴＭコンパランド幅の拡張（Extending The Cach
e ＣＡＭＴＭ Comparand Width）」（ミュジック・セミ
コンダクタ社出版、ＡＢ−Ｎ６）に開示されているよう
なまた別のこのような先行技術のＣＡＭシステムは、連
続する項目（entries）を識別するための検証ビットを
用いて、典型的な、長くて狭いＣＡＭアレイ構造体の隣
接する項目を連結する。
類の問題点をほとんど緩和していない。米国特許第 4,8
88,731号、第 4,928,260号、第 5,388,066号に開示され
ているシステムのような大部分のＣＡＭシステムは、Ｃ
ＡＭアレイの中にデータを記憶するさらに効率的な方法
および／またはＣＡＭアレイの中に記憶されたデータを
呼び出すさらに効率的な方法を単に提供しているだけ
で、依然として従来の長くて細いアーキテクチャを用い
ている。レイ・パリ（Ray Parry)名の論文「キャッシュ
ＣＡＭＴＭコンパランド幅の拡張（Extending The Cach
e ＣＡＭＴＭ Comparand Width）」（ミュジック・セミ
コンダクタ社出版、ＡＢ−Ｎ６）に開示されているよう
なまた別のこのような先行技術のＣＡＭシステムは、連
続する項目（entries）を識別するための検証ビットを
用いて、典型的な、長くて狭いＣＡＭアレイ構造体の隣
接する項目を連結する。
【０００７】必要なものは、多数個の項目を有するＣＡ
Ｍを管理しかつ効率的なレイアウト形状と妥当なバンド
幅をなお保持する。簡単な、容易に実施可能な方法およ
びシステムである。
Ｍを管理しかつ効率的なレイアウト形状と妥当なバンド
幅をなお保持する。簡単な、容易に実施可能な方法およ
びシステムである。
【０００８】
【課題を解決するための手段】本発明は、多数個のデー
タ・ワードを記憶するために動作可能なＣＡＭアレイを
有する、内容呼出し可能なメモリ（ＣＡＭ）に関する。
ここで、これらのデータ・ワードのおのおのは多数個の
ビットを有する。ＣＡＭは、ＣＡＭセルの行および列で
構成される。これらのＣＡＭセルのおのおのは、これら
のデータ・ワードの中の１つのデータ・ワードのビット
の１つを記憶するよう動作できる。本発明のＣＡＭシス
テムの行のおのおのは、少なくとも２個のデータ・ワー
ドのビットを記憶することができる。１個の行の少なく
とも２個のデータ・ワードのビットがインタリーブされ
る。時間多重化技術を用いて、本発明のＣＡＭシステム
は、多数個のサイクルの中の１つのサイクルの期間中
に、行のデータ・ワードの各々に順次アクセスする。
タ・ワードを記憶するために動作可能なＣＡＭアレイを
有する、内容呼出し可能なメモリ（ＣＡＭ）に関する。
ここで、これらのデータ・ワードのおのおのは多数個の
ビットを有する。ＣＡＭは、ＣＡＭセルの行および列で
構成される。これらのＣＡＭセルのおのおのは、これら
のデータ・ワードの中の１つのデータ・ワードのビット
の１つを記憶するよう動作できる。本発明のＣＡＭシス
テムの行のおのおのは、少なくとも２個のデータ・ワー
ドのビットを記憶することができる。１個の行の少なく
とも２個のデータ・ワードのビットがインタリーブされ
る。時間多重化技術を用いて、本発明のＣＡＭシステム
は、多数個のサイクルの中の１つのサイクルの期間中
に、行のデータ・ワードの各々に順次アクセスする。
【０００９】本発明のまた別の特徴は、データ・ワード
の内容の一部分を用いて、そのデータ・ワードがどの行
に記憶されているかを決定する。したがって、特定のデ
ータ・ワードを検索するのに必要なサイクルの数が少な
くなる。
の内容の一部分を用いて、そのデータ・ワードがどの行
に記憶されているかを決定する。したがって、特定のデ
ータ・ワードを検索するのに必要なサイクルの数が少な
くなる。
【００１０】
【発明の実施の形態】図２は、本発明によるＣＡＭシス
テム５０の図である。図２に示されたＣＡＭシステム５
０は、ＣＡＭアレイ５２を有する。ＣＡＭアレイ５２
は、２５６個の行と２２４個の列に配置された５７，３
４４個のＣＡＭセルを有する。ただしＣＡＭアレイ５２
は、下記の説明から分かるように、同じように比例した
他の寸法のＣＡＭセルを用いることもできる。ＣＡＭア
レイ５２は、２２４個のビット線路対により、ビット線
路制御装置５４と双方向性に接続される。これらのビッ
ト線路対のおのおのは、ＣＡＭアレイ５２の中のＣＡＭ
セルの中のおのおのの列に接続される。２２４個のビッ
ト線路対は、本発明の１つの実施例では、２ビット「列
アドレス」信号と「モード制御」信号とに従ってビット
線路制御装置５４により選択的にイネーブルにされる。
「列アドレス」信号は、サイクル・カウンタ（図示され
ていない）により供給される。本発明のまた別の実施例
では、２２４個のビット線路対は、「列アドレス」信号
と「モード制御」信号と５６ビット「データ入力」信号
とに従って、ビット線路制御装置５４により選択的にイ
ネーブルにされる。５６ビット「データ入力」信号は、
ＣＡＭアレイ５２の中に記憶されるべきデータを供給す
る、またはＣＡＭアレイ５２の中に記憶されたデータと
整合をとられるべきデータを供給する。５６ビット「デ
ータ出力」信号は、ＣＡＭアレイ５２から引き出された
データを戻す。
テム５０の図である。図２に示されたＣＡＭシステム５
０は、ＣＡＭアレイ５２を有する。ＣＡＭアレイ５２
は、２５６個の行と２２４個の列に配置された５７，３
４４個のＣＡＭセルを有する。ただしＣＡＭアレイ５２
は、下記の説明から分かるように、同じように比例した
他の寸法のＣＡＭセルを用いることもできる。ＣＡＭア
レイ５２は、２２４個のビット線路対により、ビット線
路制御装置５４と双方向性に接続される。これらのビッ
ト線路対のおのおのは、ＣＡＭアレイ５２の中のＣＡＭ
セルの中のおのおのの列に接続される。２２４個のビッ
ト線路対は、本発明の１つの実施例では、２ビット「列
アドレス」信号と「モード制御」信号とに従ってビット
線路制御装置５４により選択的にイネーブルにされる。
「列アドレス」信号は、サイクル・カウンタ（図示され
ていない）により供給される。本発明のまた別の実施例
では、２２４個のビット線路対は、「列アドレス」信号
と「モード制御」信号と５６ビット「データ入力」信号
とに従って、ビット線路制御装置５４により選択的にイ
ネーブルにされる。５６ビット「データ入力」信号は、
ＣＡＭアレイ５２の中に記憶されるべきデータを供給す
る、またはＣＡＭアレイ５２の中に記憶されたデータと
整合をとられるべきデータを供給する。５６ビット「デ
ータ出力」信号は、ＣＡＭアレイ５２から引き出された
データを戻す。
【００１１】ＣＡＭアレイ５２はまた、２５６個の行セ
レクト線路によりアドレス復号器５３に接続され、およ
び２５６個の整合線路により優先符号器５８に接続され
る。２５６個の行セレクト線路のおのおのは、ＣＡＭア
レイ５２の中の１行のＣＡＭセルに接続される。ＣＡＭ
アレイ５２の中の１行のＣＡＭセルは、アドレス復号器
５３により復号化された８ビット「行アドレス入力」信
号に従って選択的にイネーブルにされる。優先符号器５
８は８ビット「アドレス出力」信号を発生し、この信号
により２５６個の整合線路に従ってＣＡＭアレイ５２の
中の整合するデータの位置を指示する。下記において、
ＣＡＭシステム５０の動作を詳細に説明する。
レクト線路によりアドレス復号器５３に接続され、およ
び２５６個の整合線路により優先符号器５８に接続され
る。２５６個の行セレクト線路のおのおのは、ＣＡＭア
レイ５２の中の１行のＣＡＭセルに接続される。ＣＡＭ
アレイ５２の中の１行のＣＡＭセルは、アドレス復号器
５３により復号化された８ビット「行アドレス入力」信
号に従って選択的にイネーブルにされる。優先符号器５
８は８ビット「アドレス出力」信号を発生し、この信号
により２５６個の整合線路に従ってＣＡＭアレイ５２の
中の整合するデータの位置を指示する。下記において、
ＣＡＭシステム５０の動作を詳細に説明する。
【００１２】本発明のＣＡＭシステム５０は、下記の表
１に示された３個の動作モードを有する。モード制御信
号により示されているように３個の動作モードは、デー
タ書込みモードとデータ読出しモードと整合モードであ
る。データ書込みモードでは、ビット線路制御装置５４
が動作することにより、「行アドレス入力」信号により
供給される行アドレスと「列アドレス入力」信号により
供給される列アドレスとに従って、ＣＡＭアレイ５２の
中の選定されたＣＡＭセルの中にデータの書き込みが行
われる。ＣＡＭアレイ５２のそれぞれの行の中に多数個
のデータ・ワードを記憶することができるから、列アド
レスを用いて、選定された行のデータ・ワードのいずれ
が用いられるかを決定する。ＣＡＭアレイ５２の中に記
憶されるべきデータ・ワードの内容が、「データ入力」
信号により供給される。
１に示された３個の動作モードを有する。モード制御信
号により示されているように３個の動作モードは、デー
タ書込みモードとデータ読出しモードと整合モードであ
る。データ書込みモードでは、ビット線路制御装置５４
が動作することにより、「行アドレス入力」信号により
供給される行アドレスと「列アドレス入力」信号により
供給される列アドレスとに従って、ＣＡＭアレイ５２の
中の選定されたＣＡＭセルの中にデータの書き込みが行
われる。ＣＡＭアレイ５２のそれぞれの行の中に多数個
のデータ・ワードを記憶することができるから、列アド
レスを用いて、選定された行のデータ・ワードのいずれ
が用いられるかを決定する。ＣＡＭアレイ５２の中に記
憶されるべきデータ・ワードの内容が、「データ入力」
信号により供給される。
【００１３】データ読出しモードでは、「行アドレス入
力」信号により供給される行アドレスと「列アドレス入
力」信号により供給される列アドレスとに従って、ＣＡ
Ｍアレイ５２の中の選定されたＣＡＭセルの中からデー
タが読み出される。その後、対応する記憶されたデータ
・ワードが引き出され、そしてビット線路制御装置５４
に送られ、そして次に「データ出力」信号により出力と
して供給される。
力」信号により供給される行アドレスと「列アドレス入
力」信号により供給される列アドレスとに従って、ＣＡ
Ｍアレイ５２の中の選定されたＣＡＭセルの中からデー
タが読み出される。その後、対応する記憶されたデータ
・ワードが引き出され、そしてビット線路制御装置５４
に送られ、そして次に「データ出力」信号により出力と
して供給される。
【００１４】整合モードでは、「データ入力」信号に提
供される目標データがＣＡＭアレイ５２の中で探索され
る。列アドレスが「列アドレス入力」信号により再び供
給される。下記でさらに詳細に説明される時間多重化技
術を用いて、列の中の選択的にイネーブルにされた列に
わたって整合動作がシーケンシャルに実行される。１個
または複数個の整合が見い出されると、その指示が優先
符号器５８に送られる。複数個の整合が見い出されるこ
とがあり得るので、結果として得られた最高優先度の整
合したデータ・ワードのアドレスが、「アドレス出力」
信号を用いて優先符号器５８により供給される。
供される目標データがＣＡＭアレイ５２の中で探索され
る。列アドレスが「列アドレス入力」信号により再び供
給される。下記でさらに詳細に説明される時間多重化技
術を用いて、列の中の選択的にイネーブルにされた列に
わたって整合動作がシーケンシャルに実行される。１個
または複数個の整合が見い出されると、その指示が優先
符号器５８に送られる。複数個の整合が見い出されるこ
とがあり得るので、結果として得られた最高優先度の整
合したデータ・ワードのアドレスが、「アドレス出力」
信号を用いて優先符号器５８により供給される。
【００１５】
【表１】
【００１６】図３は、本発明によるＣＡＭシステム５２
の中に用いられるＣＡＭアレイ５２の構造体の１つの実
施例の図である。図３に詳細に示されているように、Ｃ
ＡＭアレイ５２の中に１個の行当たりに１個の５６ビッ
ト・データ・ワードを有する代わりに、ＣＡＭアレイ５
２は１個の行当たりに４個のデータ・ワードを有する。
データ・ワードのおのおのは、同じ行の他のデータ・ワ
ードのビットとインタリーブしている５６個のビットを
有する。したがって図３に示されているように、データ
・ワード０のビット０（Ｗ０0 ）はデータ・ワード１の
ビット０（Ｗ１ 0 ）に隣接している。データ・ワード１
のビット０（Ｗ１0 ）はデータ・ワード２のビット０
（Ｗ２0 ）に隣接している。データ・ワード２のビット
０（Ｗ２0）はデータ・ワード３のビット０（Ｗ３0 ）
に隣接している。データ・ワード３のビット０（Ｗ３
0 ）は、図３には例えば４個のデータ・ワードだけが示
されているから、この場合にはデータ・ワード０のビッ
ト１（Ｗ０1 ）に隣接している。図５に関連して下記で
さらに詳細に説明されるように、１個の行に記憶された
データ・ワードのおのおののビットをインタリーブする
ことにより、ＣＡＭアレイ５２の効率的な平面図レイア
ウトが得られる。
の中に用いられるＣＡＭアレイ５２の構造体の１つの実
施例の図である。図３に詳細に示されているように、Ｃ
ＡＭアレイ５２の中に１個の行当たりに１個の５６ビッ
ト・データ・ワードを有する代わりに、ＣＡＭアレイ５
２は１個の行当たりに４個のデータ・ワードを有する。
データ・ワードのおのおのは、同じ行の他のデータ・ワ
ードのビットとインタリーブしている５６個のビットを
有する。したがって図３に示されているように、データ
・ワード０のビット０（Ｗ０0 ）はデータ・ワード１の
ビット０（Ｗ１ 0 ）に隣接している。データ・ワード１
のビット０（Ｗ１0 ）はデータ・ワード２のビット０
（Ｗ２0 ）に隣接している。データ・ワード２のビット
０（Ｗ２0）はデータ・ワード３のビット０（Ｗ３0 ）
に隣接している。データ・ワード３のビット０（Ｗ３
0 ）は、図３には例えば４個のデータ・ワードだけが示
されているから、この場合にはデータ・ワード０のビッ
ト１（Ｗ０1 ）に隣接している。図５に関連して下記で
さらに詳細に説明されるように、１個の行に記憶された
データ・ワードのおのおののビットをインタリーブする
ことにより、ＣＡＭアレイ５２の効率的な平面図レイア
ウトが得られる。
【００１７】その行のすべてのデータ・ワードのビット
の全部が表されるまで、それぞれのデータ・ワードのビ
ットをこの形式でインタリーブすることが持続する。図
３に例示されたＣＡＭアレイ５２のそれぞれの行に４個
の５６ビット・データ・ワードだけが示されているけれ
ども、必要な任意のビット幅の任意の数のデータ・ワー
ドを用いることができることが考えられる。したがっ
て、下記でさらに詳細に説明されるデータ・ワードをア
クセスするための時間多重化技術を調整することができ
る。
の全部が表されるまで、それぞれのデータ・ワードのビ
ットをこの形式でインタリーブすることが持続する。図
３に例示されたＣＡＭアレイ５２のそれぞれの行に４個
の５６ビット・データ・ワードだけが示されているけれ
ども、必要な任意のビット幅の任意の数のデータ・ワー
ドを用いることができることが考えられる。したがっ
て、下記でさらに詳細に説明されるデータ・ワードをア
クセスするための時間多重化技術を調整することができ
る。
【００１８】図４は、本発明によるＣＡＭセル４０の詳
細図である。ＣＡＭセル４０はビット記憶回路を有す
る。このビット記憶回路が動作することにより、１つの
データ・ワードの１つのビットを記憶することができ
る。このビット記憶回路は、フリップ・フロップを形成
する１対の反転器４３を有する。上側の反転器の出力
は、メモリ出力を決定する。反転器４３のおのおのの
は、他の反転器の出力に接続され、および通常は開放さ
れている対応するトランジスタ・スイッチ４５により１
対のビット線路４１に接続される。トランジスタ・スイ
ッチ４５は、行セレクト線路４４に接続されたゲートに
より制御される。ＣＡＭセル４０にビットを書き込むた
めに、すなわちデータ書込み動作の期間中、このビット
とその補数ビット（ＢＩＴおよびＢＩＴ（バー））がビ
ット線路４１に設定され、そして論理「１」信号が行セ
レクト線路４４に加えられて、スイッチ４５が閉じられ
る。
細図である。ＣＡＭセル４０はビット記憶回路を有す
る。このビット記憶回路が動作することにより、１つの
データ・ワードの１つのビットを記憶することができ
る。このビット記憶回路は、フリップ・フロップを形成
する１対の反転器４３を有する。上側の反転器の出力
は、メモリ出力を決定する。反転器４３のおのおのの
は、他の反転器の出力に接続され、および通常は開放さ
れている対応するトランジスタ・スイッチ４５により１
対のビット線路４１に接続される。トランジスタ・スイ
ッチ４５は、行セレクト線路４４に接続されたゲートに
より制御される。ＣＡＭセル４０にビットを書き込むた
めに、すなわちデータ書込み動作の期間中、このビット
とその補数ビット（ＢＩＴおよびＢＩＴ（バー））がビ
ット線路４１に設定され、そして論理「１」信号が行セ
レクト線路４４に加えられて、スイッチ４５が閉じられ
る。
【００１９】ＣＡＭセル４０はまたビット比較回路を有
する。このビット比較回路が動作することにより、ＣＡ
Ｍセル４０の中に記憶されたビットと目標データ・ワー
ドの対応するビットとの比較を実行することができる、
すなわちデータ整合動作を実行することができる。この
ビット比較回路は、トランジスタ・スイッチ４７および
４９により形成される３個のトランジスタ比較器で構成
される。スイッチ４７のおのおのは、対応する反転器４
３の出力に接続されたゲートと、対応する行セレクト線
路４１に接続されたソースとにより制御される。スイッ
チ４９は、スイッチ４７で制御されて整合線路４６をア
ースに接続する。
する。このビット比較回路が動作することにより、ＣＡ
Ｍセル４０の中に記憶されたビットと目標データ・ワー
ドの対応するビットとの比較を実行することができる、
すなわちデータ整合動作を実行することができる。この
ビット比較回路は、トランジスタ・スイッチ４７および
４９により形成される３個のトランジスタ比較器で構成
される。スイッチ４７のおのおのは、対応する反転器４
３の出力に接続されたゲートと、対応する行セレクト線
路４１に接続されたソースとにより制御される。スイッ
チ４９は、スイッチ４７で制御されて整合線路４６をア
ースに接続する。
【００２０】整合線路４６は最初は、論理「１」レベ
ル、すなわち高レベル、にプリチャージされる。目標デ
ータ・ワードのビットとＣＡＭセル４０の中に記憶され
たビットとを比較するために、この目標データ・ビット
とその補数ビットとが、ＣＡＭセル４０のビット線路４
１に設定される。ビット比較回路は、この比較の結果を
指示するセル出力信号を発生する。もしＣＡＭセル４０
の中に記憶されたビットと目標データ・ビットとの間に
不整合が存在するならば、セル出力信号は整合線路４６
をスイッチ４９を通してアースに放電させる。それ以外
の場合は、そのＣＡＭセル４０のビット比較回路は整合
線路４６の電荷に関して効果を持ち得ない。
ル、すなわち高レベル、にプリチャージされる。目標デ
ータ・ワードのビットとＣＡＭセル４０の中に記憶され
たビットとを比較するために、この目標データ・ビット
とその補数ビットとが、ＣＡＭセル４０のビット線路４
１に設定される。ビット比較回路は、この比較の結果を
指示するセル出力信号を発生する。もしＣＡＭセル４０
の中に記憶されたビットと目標データ・ビットとの間に
不整合が存在するならば、セル出力信号は整合線路４６
をスイッチ４９を通してアースに放電させる。それ以外
の場合は、そのＣＡＭセル４０のビット比較回路は整合
線路４６の電荷に関して効果を持ち得ない。
【００２１】ＣＡＭアレイ５２の中の同じ行のすべての
ＣＡＭセル４０は共通整合線路を共有し、したがって整
合動作の期間中、ビット線路４１は目標データ・ワード
のすべてのビットを、ＣＡＭアレイ５２のおのおのの行
の選択的にイネーブルにされたＣＡＭセル４０に並列に
送る。もしイネーブルにされたＣＡＭセル４０のいずれ
かが不整合を有するならば、その行の整合線路４６をア
ースに放電する。けれどももし１つの行のイネーブルに
されたＣＡＭセル４０のすべてのビットが目標データ・
ワードの中のそれらの対応するビットに整合するなら
ば、その行に対する整合線路４６は論理「１」レベル、
すなわち高レベル、のままである。
ＣＡＭセル４０は共通整合線路を共有し、したがって整
合動作の期間中、ビット線路４１は目標データ・ワード
のすべてのビットを、ＣＡＭアレイ５２のおのおのの行
の選択的にイネーブルにされたＣＡＭセル４０に並列に
送る。もしイネーブルにされたＣＡＭセル４０のいずれ
かが不整合を有するならば、その行の整合線路４６をア
ースに放電する。けれどももし１つの行のイネーブルに
されたＣＡＭセル４０のすべてのビットが目標データ・
ワードの中のそれらの対応するビットに整合するなら
ば、その行に対する整合線路４６は論理「１」レベル、
すなわち高レベル、のままである。
【００２２】同じ理由により、ＣＡＭアレイ５２の中の
１つの列の中のすべてのＣＡＭセル４０は、ビット線路
４１の共通の対を共有する。ビット線路対のおのおのは
１つの列のＣＡＭセルを接続する。そしてこれらのビッ
ト線路対のおのおのは、データ書込み動作の期間中の記
憶のために、データ・ワードのビットのおのおのおよび
その反転を、ＣＡＭアレイ５２の中のＣＡＭセル４０の
選定された列に供給する。そしてまたこれらのビット線
路対のおのおのは、整合動作の期間中の比較のために、
目標データ・ワードの対応するビットおよびその反転を
ＣＡＭセル４０の選定された列に供給し、そして記憶さ
れたデータ・ワードのビッチをデータ読出し動作の結果
として引き出して受け取る。
１つの列の中のすべてのＣＡＭセル４０は、ビット線路
４１の共通の対を共有する。ビット線路対のおのおのは
１つの列のＣＡＭセルを接続する。そしてこれらのビッ
ト線路対のおのおのは、データ書込み動作の期間中の記
憶のために、データ・ワードのビットのおのおのおよび
その反転を、ＣＡＭアレイ５２の中のＣＡＭセル４０の
選定された列に供給する。そしてまたこれらのビット線
路対のおのおのは、整合動作の期間中の比較のために、
目標データ・ワードの対応するビットおよびその反転を
ＣＡＭセル４０の選定された列に供給し、そして記憶さ
れたデータ・ワードのビッチをデータ読出し動作の結果
として引き出して受け取る。
【００２３】このように整合動作の期間中、ビット線路
４１は目標データ・ワードのビットのおのおのを、すべ
ての行の選択的にイネーブルにされたＣＡＭセル４０に
並列に同時に送る。不整合を有する行の中のＣＡＭセル
はいずれもその対応する整合線路４６を論理「０」レベ
ル、すなわち低レベル、に放電するが、しかしすべて整
合したＣＡＭセル４０を有する行はその整合線路４６を
論理「１」レベル、すなわち高レベル、に保持する。す
べての整合線路４６をＯＲゲート（図示されていない）
に入力することにより、ＯＲゲートの出力はグローバル
整合指示器信号（図示されていない）を供給し、ＣＡＭ
アレイ５２に送られる。
４１は目標データ・ワードのビットのおのおのを、すべ
ての行の選択的にイネーブルにされたＣＡＭセル４０に
並列に同時に送る。不整合を有する行の中のＣＡＭセル
はいずれもその対応する整合線路４６を論理「０」レベ
ル、すなわち低レベル、に放電するが、しかしすべて整
合したＣＡＭセル４０を有する行はその整合線路４６を
論理「１」レベル、すなわち高レベル、に保持する。す
べての整合線路４６をＯＲゲート（図示されていない）
に入力することにより、ＯＲゲートの出力はグローバル
整合指示器信号（図示されていない）を供給し、ＣＡＭ
アレイ５２に送られる。
【００２４】図２に戻るならば本発明の第１実施例にお
いて、ＣＡＭアレイ５２はそれぞれの行の中に記憶され
た４個のインターリーブされたデータ・ワードを有する
から、本発明のＣＡＭシステム５０は整合動作を実行す
るのに４個のサイクルを用いる。例えば第１サイクル
は、「列アドレス入力」信号が「００」の値を有する時
示される。第２サイクルは、「列アドレス入力」信号が
「０１」の値を有する時示される。第３サイクルは、
「列アドレス入力」信号が「１０」の値を有する時示さ
れる。そして第４サイクルは、「列アドレス入力」信号
が「１１」の値を有する時示される。
いて、ＣＡＭアレイ５２はそれぞれの行の中に記憶され
た４個のインターリーブされたデータ・ワードを有する
から、本発明のＣＡＭシステム５０は整合動作を実行す
るのに４個のサイクルを用いる。例えば第１サイクル
は、「列アドレス入力」信号が「００」の値を有する時
示される。第２サイクルは、「列アドレス入力」信号が
「０１」の値を有する時示される。第３サイクルは、
「列アドレス入力」信号が「１０」の値を有する時示さ
れる。そして第４サイクルは、「列アドレス入力」信号
が「１１」の値を有する時示される。
【００２５】この「列アドレス入力」信号により示され
た４個のサイクルのうちの１つのサイクルの期間中、Ｃ
ＡＭ制御装置は、おのおのの行のデータ・ワード０に対
応するＣＡＭセルを同時に活性化する。４個のサイクル
の第２サイクルの期間中、ビット線路制御装置５４は、
おのおのの行のデータ・ワード１に対応するＣＡＭセル
を同時に活性化する。４個のサイクルの第３サイクルの
期間中、ビット線路制御装置５４は、おのおのの行のデ
ータ・ワード２に対応するＣＡＭセルを同時に活性化す
る。最後に４個のサイクルの第４サイクルの期間中、ビ
ット線路制御装置５４は、おのおのの行のデータ・ワー
ド３に対応するＣＡＭセルを同時に活性化する。
た４個のサイクルのうちの１つのサイクルの期間中、Ｃ
ＡＭ制御装置は、おのおのの行のデータ・ワード０に対
応するＣＡＭセルを同時に活性化する。４個のサイクル
の第２サイクルの期間中、ビット線路制御装置５４は、
おのおのの行のデータ・ワード１に対応するＣＡＭセル
を同時に活性化する。４個のサイクルの第３サイクルの
期間中、ビット線路制御装置５４は、おのおのの行のデ
ータ・ワード２に対応するＣＡＭセルを同時に活性化す
る。最後に４個のサイクルの第４サイクルの期間中、ビ
ット線路制御装置５４は、おのおのの行のデータ・ワー
ド３に対応するＣＡＭセルを同時に活性化する。
【００２６】このように、目標データ・ワードを見い出
すまたは目標データ・ワードがＣＡＭアレイ５２の中に
存在しないことを決定するのいずれかを確実に実行する
ために、整合動作の期間中に少なくとも４個のサイクル
が必要である。なぜならビット線路制御装置５４は、そ
れぞれのサイクルの期間中、おのおのの行の４個のデー
タ・ワードの１つだけに目標データを供給するように時
間多重化されているからである。したがって（４個のイ
ンターリーブされたデータ・ワードはＣＡＭアレイ５２
の中のおのおのの行に記憶されるから）それぞれのビッ
ト位置に対する４個の可能なビット線路対の中の１個の
ビット線路対だけが、任意の１つの整合サイクルの期間
中に活性化される。他の３個のビット線路対（これらは
同じ行の他の３個のデータ・ワードに対し同じビットを
表す）は、「００」において低レベルに保持される。ビ
ット線路対（ＢＩＴおよびＢＩＴ（バー））の中の両方
のビット線路が低レベルに保持される場合、ＣＡＭセル
の中の比較回路は動作せず、したがって整合線路を放電
させることはないであろう。したがって、１個の行に記
憶された４個のデータ・ワードのおのおののビット位置
に対応する４個のビット線路対のおのおのを、他のビッ
ト線路対が不活性化されている間に活性化されることを
シーケンシャルに許容するために、４個のサイクルが必
要である。
すまたは目標データ・ワードがＣＡＭアレイ５２の中に
存在しないことを決定するのいずれかを確実に実行する
ために、整合動作の期間中に少なくとも４個のサイクル
が必要である。なぜならビット線路制御装置５４は、そ
れぞれのサイクルの期間中、おのおのの行の４個のデー
タ・ワードの１つだけに目標データを供給するように時
間多重化されているからである。したがって（４個のイ
ンターリーブされたデータ・ワードはＣＡＭアレイ５２
の中のおのおのの行に記憶されるから）それぞれのビッ
ト位置に対する４個の可能なビット線路対の中の１個の
ビット線路対だけが、任意の１つの整合サイクルの期間
中に活性化される。他の３個のビット線路対（これらは
同じ行の他の３個のデータ・ワードに対し同じビットを
表す）は、「００」において低レベルに保持される。ビ
ット線路対（ＢＩＴおよびＢＩＴ（バー））の中の両方
のビット線路が低レベルに保持される場合、ＣＡＭセル
の中の比較回路は動作せず、したがって整合線路を放電
させることはないであろう。したがって、１個の行に記
憶された４個のデータ・ワードのおのおののビット位置
に対応する４個のビット線路対のおのおのを、他のビッ
ト線路対が不活性化されている間に活性化されることを
シーケンシャルに許容するために、４個のサイクルが必
要である。
【００２７】本発明のＣＡＭシステム５０の第２実施例
では、目標データ・ワードを見い出すまたは目標データ
・ワードがＣＡＭアレイ５２の中に存在しないことを決
定するのいずれかを確実に実行するために、３回以上の
ルックアップ動作は必要ではない。本発明の第２実施例
では、整合動作の期間中、ビット線路制御装置５４が動
作することにより、それぞれのサイクルの期間中のおの
おのの行の１個より多いデータ・ワードにこの目標デー
タ・ワードを供給することができる。したがって本発明
のＣＡＭシステム５０の第２実施例では、マルチプレク
サ因子（mux factor）は本発明の第１実施例のマルチプ
レクサ因子と同じではない。
では、目標データ・ワードを見い出すまたは目標データ
・ワードがＣＡＭアレイ５２の中に存在しないことを決
定するのいずれかを確実に実行するために、３回以上の
ルックアップ動作は必要ではない。本発明の第２実施例
では、整合動作の期間中、ビット線路制御装置５４が動
作することにより、それぞれのサイクルの期間中のおの
おのの行の１個より多いデータ・ワードにこの目標デー
タ・ワードを供給することができる。したがって本発明
のＣＡＭシステム５０の第２実施例では、マルチプレク
サ因子（mux factor）は本発明の第１実施例のマルチプ
レクサ因子と同じではない。
【００２８】本発明のＣＡＭシステム５０の第２実施例
では、ビット線路制御装置５４が動作することにより、
選定された行のいずれのデータ・ワードにデータを記憶
するかを決定するために、目標データ・ワードの或る性
質を用いることができる、例えば最下位のビット、また
は任意の他のビット、または任意の組み合わせのビット
のパリティを用いることができる。もし例えば最下位の
ビットのパリティが用いられるならば、その場合には偶
数データをデータ・ワード０またはデータ・ワード１に
記憶することができ、および奇数データをデータ・ワー
ド２またはデータ・ワード３に記憶することができる。
したがって整合動作の期間中、データを探索するのに１
サイクルだけが必要である。もし目標データが偶数であ
るならば、データ・ワード０が第１サイクルの期間中に
探索され、そしてデータ・ワード１が第２サイクルで探
索される。もし目標データが奇数であるならば、データ
・ワード２が第１サイクルで探索され、そしてデータ・
ワード３が第２サイクルの期間中に探索される。
では、ビット線路制御装置５４が動作することにより、
選定された行のいずれのデータ・ワードにデータを記憶
するかを決定するために、目標データ・ワードの或る性
質を用いることができる、例えば最下位のビット、また
は任意の他のビット、または任意の組み合わせのビット
のパリティを用いることができる。もし例えば最下位の
ビットのパリティが用いられるならば、その場合には偶
数データをデータ・ワード０またはデータ・ワード１に
記憶することができ、および奇数データをデータ・ワー
ド２またはデータ・ワード３に記憶することができる。
したがって整合動作の期間中、データを探索するのに１
サイクルだけが必要である。もし目標データが偶数であ
るならば、データ・ワード０が第１サイクルの期間中に
探索され、そしてデータ・ワード１が第２サイクルで探
索される。もし目標データが奇数であるならば、データ
・ワード２が第１サイクルで探索され、そしてデータ・
ワード３が第２サイクルの期間中に探索される。
【００２９】もしビット線路制御装置５４が２ビットの
データを用いて、データ書込み期間中に選定された行の
いずれのデータ・ワードにデータを記憶するかを決定す
るならば、その場合には整合期間中のデータの探索に対
して１個のサイクルだけが必要である。１つの例とし
て、もしいずれのデータ・ワードにデータを記憶するか
を決定するためにデータの２個の最下位のビットが用い
られるならば、その時もしデータの２個の最下位のビッ
トが「００」であるならば、データはデータ・ワード０
の中に記憶される。もしデータの２個の最下位のビット
が「０１」であるならば、データはデータ・ワード１の
中に記憶される。もしデータの２個の最下位のビットが
「１０」であるならば、データはデータ・ワード２の中
に記憶される。もしデータの２個の最下位のビットが
「１１」であるならば、データはデータ・ワード３の中
に記憶される。同じ理由により、整合動作の期間中、そ
れぞれの行のいずれのデータ・ワードをＣＡＭアレイ５
２の中で検索すべきかを決定するために、目標データの
２個の最下位のビットが用いられる。したがって、ＣＡ
Ｍアレイ５２の中の目標データを検索するのに、ただ１
個のルックアップ・サイクルが必要である。
データを用いて、データ書込み期間中に選定された行の
いずれのデータ・ワードにデータを記憶するかを決定す
るならば、その場合には整合期間中のデータの探索に対
して１個のサイクルだけが必要である。１つの例とし
て、もしいずれのデータ・ワードにデータを記憶するか
を決定するためにデータの２個の最下位のビットが用い
られるならば、その時もしデータの２個の最下位のビッ
トが「００」であるならば、データはデータ・ワード０
の中に記憶される。もしデータの２個の最下位のビット
が「０１」であるならば、データはデータ・ワード１の
中に記憶される。もしデータの２個の最下位のビットが
「１０」であるならば、データはデータ・ワード２の中
に記憶される。もしデータの２個の最下位のビットが
「１１」であるならば、データはデータ・ワード３の中
に記憶される。同じ理由により、整合動作の期間中、そ
れぞれの行のいずれのデータ・ワードをＣＡＭアレイ５
２の中で検索すべきかを決定するために、目標データの
２個の最下位のビットが用いられる。したがって、ＣＡ
Ｍアレイ５２の中の目標データを検索するのに、ただ１
個のルックアップ・サイクルが必要である。
【００３０】図５は、ＣＡＭアレイ５２とビット線路制
御装置５４との間の制御の流れをさらに詳細に示したブ
ロック線図である。それぞれの行の４個のインタリーブ
された５６ビット・データ・ワードを記憶する例えば図
３に示されたＣＡＭアレイ５２を用いた場合、図５はＣ
ＡＭアレイ５２の４列と４行とを示した図である。換言
すれば図５は、ＣＡＭアレイ５２の中の４個の行のおの
おのに記憶された４個のデータ・ワードのビット０に対
するＣＡＭセル４０の図である。４個のデータ・ワード
のビット１〜５５（図示されていない）は、それぞれの
行に対して同様に構成されるであろう。
御装置５４との間の制御の流れをさらに詳細に示したブ
ロック線図である。それぞれの行の４個のインタリーブ
された５６ビット・データ・ワードを記憶する例えば図
３に示されたＣＡＭアレイ５２を用いた場合、図５はＣ
ＡＭアレイ５２の４列と４行とを示した図である。換言
すれば図５は、ＣＡＭアレイ５２の中の４個の行のおの
おのに記憶された４個のデータ・ワードのビット０に対
するＣＡＭセル４０の図である。４個のデータ・ワード
のビット１〜５５（図示されていない）は、それぞれの
行に対して同様に構成されるであろう。
【００３１】図５にはまた、ビット線路制御装置５４の
一部分の詳細図が示されている。ビット線路制御装置５
４は、多数個のＣＭＯＳ伝送ゲート６２を有する。これ
らのＣＭＯＳ伝送ゲート６２のおのおのは、目標データ
・ワードのおのおののビットＤn およびその補数Ｄn
（バー）をＣＡＭアレイ５２の１つの行に記憶された各
データ・ワードのそれぞれのビットｎおよびその補数ｎ
（バー）に結合する。図５に示されているように、反転
器６８を用いて発生されたＤ0 およびＤ0 （バー）が、
センス増幅器６４を通して、それぞれのＣＭＯＳ伝送ゲ
ート６２に接続される。
一部分の詳細図が示されている。ビット線路制御装置５
４は、多数個のＣＭＯＳ伝送ゲート６２を有する。これ
らのＣＭＯＳ伝送ゲート６２のおのおのは、目標データ
・ワードのおのおののビットＤn およびその補数Ｄn
（バー）をＣＡＭアレイ５２の１つの行に記憶された各
データ・ワードのそれぞれのビットｎおよびその補数ｎ
（バー）に結合する。図５に示されているように、反転
器６８を用いて発生されたＤ0 およびＤ0 （バー）が、
センス増幅器６４を通して、それぞれのＣＭＯＳ伝送ゲ
ート６２に接続される。
【００３２】図５に示されたＣＭＯＳ伝送ゲート６２の
おのおのは、並列に接続されたＮチヤンネルＣＭＯＳト
ランジスタとＰチヤンネルＣＭＯＳトランジスタとを有
する。各ＣＭＯＳ伝送ゲート６２のＮチヤンネル側は、
イネーブル信号ＥＮに接続される。各ＣＭＯＳ伝送ゲー
ト６２のＰチヤンネル側は、関連するイネーブル信号の
補数信号ＥＮ（バー）に接続される。ＣＡＭアレイ５２
の中の１つの行に記憶されたデータ・ワードのおのおの
に対し、１個のイネーブル信号ＥＮが存在する。したが
って、それぞれの行に記憶された４個のデータ・ワード
を有する例示されたＣＡＭアレイ５２の場合、４個のイ
ネーブル信号、ＥＮ0 、ＥＮ1 、ＥＮ2、ＥＮ3 、が存
在する。これらのイネーブル信号のおのおのは、個々の
データ・ワードに対応する。したがって本発明の第１実
施例では、列アドレス信号が「００」の値を有する時、
データ・ワード０（Ｗ０）が選定されると仮定するなら
ば、ビット線路制御装置５４はイネーブル信号ＥＮ0
を、データ・ワード０のすべてのビット位置（Ｗ０0 〜
Ｗ０55）を活性化する論理値「１」、すなわち高レベ
ル、に設定する。一方、他の３個のイネーブル信号、Ｅ
Ｎ1 、ＥＮ2 、ＥＮ3 、は論理値「０」、すなわち低レ
ベル、に設定される。本発明の第２実施例では、この第
２実施例では目標データ・ワードの性質を用いて、いず
れのデータ・ワード列に書き込まれるか、いずれのデー
タ・ワード列から読み出されるか、またはいずれのデー
タ・ワード列に整合するかが決定されるが、選定された
性質を用いてビット線路制御装置５４により列アドレス
信号が発生される。
おのおのは、並列に接続されたＮチヤンネルＣＭＯＳト
ランジスタとＰチヤンネルＣＭＯＳトランジスタとを有
する。各ＣＭＯＳ伝送ゲート６２のＮチヤンネル側は、
イネーブル信号ＥＮに接続される。各ＣＭＯＳ伝送ゲー
ト６２のＰチヤンネル側は、関連するイネーブル信号の
補数信号ＥＮ（バー）に接続される。ＣＡＭアレイ５２
の中の１つの行に記憶されたデータ・ワードのおのおの
に対し、１個のイネーブル信号ＥＮが存在する。したが
って、それぞれの行に記憶された４個のデータ・ワード
を有する例示されたＣＡＭアレイ５２の場合、４個のイ
ネーブル信号、ＥＮ0 、ＥＮ1 、ＥＮ2、ＥＮ3 、が存
在する。これらのイネーブル信号のおのおのは、個々の
データ・ワードに対応する。したがって本発明の第１実
施例では、列アドレス信号が「００」の値を有する時、
データ・ワード０（Ｗ０）が選定されると仮定するなら
ば、ビット線路制御装置５４はイネーブル信号ＥＮ0
を、データ・ワード０のすべてのビット位置（Ｗ０0 〜
Ｗ０55）を活性化する論理値「１」、すなわち高レベ
ル、に設定する。一方、他の３個のイネーブル信号、Ｅ
Ｎ1 、ＥＮ2 、ＥＮ3 、は論理値「０」、すなわち低レ
ベル、に設定される。本発明の第２実施例では、この第
２実施例では目標データ・ワードの性質を用いて、いず
れのデータ・ワード列に書き込まれるか、いずれのデー
タ・ワード列から読み出されるか、またはいずれのデー
タ・ワード列に整合するかが決定されるが、選定された
性質を用いてビット線路制御装置５４により列アドレス
信号が発生される。
【００３３】図５に示されているように、それぞれの行
に記憶されたデータ・ワードのビットをインターリーブ
することにより、さらに効率的な平面図レイアウトが達
成される。多数個のデータ・ワードがそれぞれの行に記
憶されていても、目標データ・ワードの例えばデータ・
ビットＤ0 を供給するビット線路を、ＣＡＭアレイ５２
の中に記憶されたすべてのデータ・ワードの同じビット
と接近して配置することができる。
に記憶されたデータ・ワードのビットをインターリーブ
することにより、さらに効率的な平面図レイアウトが達
成される。多数個のデータ・ワードがそれぞれの行に記
憶されていても、目標データ・ワードの例えばデータ・
ビットＤ0 を供給するビット線路を、ＣＡＭアレイ５２
の中に記憶されたすべてのデータ・ワードの同じビット
と接近して配置することができる。
【００３４】他の実施例 本発明が特定の実施例を参照して説明されたが、この説
明は本発明の範囲がこれらの実施例に限定されることを
意味するものではない。開示された実施例を種々に変更
した実施例およびまた別の実施例が可能であることは、
当業者には容易に分かるであろう。したがって、本発明
の範囲にはこれらの変更実施例をすべて包含するものと
理解しなければならない。
明は本発明の範囲がこれらの実施例に限定されることを
意味するものではない。開示された実施例を種々に変更
した実施例およびまた別の実施例が可能であることは、
当業者には容易に分かるであろう。したがって、本発明
の範囲にはこれらの変更実施例をすべて包含するものと
理解しなければならない。
【００３５】以上の説明に関して更に以下の項を開示す
る。 （１） 内容呼出し可能メモリ（ＣＡＭ）セルのＣＡＭ
アレイであって、多数個の行と、前記行のおのおのに多
数個のデータ・ワードと、を有する前記ＣＡＭアレイ
と、多数個の行セレクト線路により前記ＣＡＭアレイに
結合され、行アドレス信号に従って前記行のいくつかを
選択的に活性化するように動作可能である、アドレス復
号器と、多数個のビット線路対により前記ＣＡＭアレイ
に結合され、列アドレス信号に従って前記選択的に活性
化された行のデータ・ワードのいくつかを選択的に活性
化するように動作可能である、ビット線路制御装置と、
を有し、および前記ＣＡＭセルのおのおのが前記選択的
に活性化された行の前記選択的に活性化されたデータ・
ワードにデータを記憶し、前記選択的に活性化されたデ
ータ・ワードとデータを比較し、および前記選択的に活
性化されたデータ・ワードからデータを検索する、よう
に動作可能であり、および前記ＣＡＭセルがさらに前記
比較の結果を示すために多数個の整合線路に信号を発生
するように動作可能であり、および多数個の整合線路に
より前記ＣＡＭアレイに結合され、前記整合線路により
示された時前記ＣＡＭアレイの中の最高優先に整合する
行に従って出力行アドレスを発生するように動作可能で
ある、優先復号器と、を有する、前記ＣＡＭシステム。
る。 （１） 内容呼出し可能メモリ（ＣＡＭ）セルのＣＡＭ
アレイであって、多数個の行と、前記行のおのおのに多
数個のデータ・ワードと、を有する前記ＣＡＭアレイ
と、多数個の行セレクト線路により前記ＣＡＭアレイに
結合され、行アドレス信号に従って前記行のいくつかを
選択的に活性化するように動作可能である、アドレス復
号器と、多数個のビット線路対により前記ＣＡＭアレイ
に結合され、列アドレス信号に従って前記選択的に活性
化された行のデータ・ワードのいくつかを選択的に活性
化するように動作可能である、ビット線路制御装置と、
を有し、および前記ＣＡＭセルのおのおのが前記選択的
に活性化された行の前記選択的に活性化されたデータ・
ワードにデータを記憶し、前記選択的に活性化されたデ
ータ・ワードとデータを比較し、および前記選択的に活
性化されたデータ・ワードからデータを検索する、よう
に動作可能であり、および前記ＣＡＭセルがさらに前記
比較の結果を示すために多数個の整合線路に信号を発生
するように動作可能であり、および多数個の整合線路に
より前記ＣＡＭアレイに結合され、前記整合線路により
示された時前記ＣＡＭアレイの中の最高優先に整合する
行に従って出力行アドレスを発生するように動作可能で
ある、優先復号器と、を有する、前記ＣＡＭシステム。
【００３６】（２） 第１項記載のＣＡＭシステムにお
いて、前記データ・ワード列がインタリーブされ、およ
び１つの選定された行のそれぞれのデータ・ワードのビ
ットのおのおのが前記選定された行の他のすべてのデー
タ・ワードから同様に配置されたビットに隣接して配置
される、前記ＣＡＭシステム。 （３） 第１項記載のシステムにおいて、前記ビット線
路制御装置は前記ＣＡＭアレイの中に前記データ・ワー
ドを記憶しおよび目標データ・ワードの性質に従って前
記選択的に活性化された行の或るデータ・ワードを活性
化するよう動作する、前記システム。
いて、前記データ・ワード列がインタリーブされ、およ
び１つの選定された行のそれぞれのデータ・ワードのビ
ットのおのおのが前記選定された行の他のすべてのデー
タ・ワードから同様に配置されたビットに隣接して配置
される、前記ＣＡＭシステム。 （３） 第１項記載のシステムにおいて、前記ビット線
路制御装置は前記ＣＡＭアレイの中に前記データ・ワー
ドを記憶しおよび目標データ・ワードの性質に従って前
記選択的に活性化された行の或るデータ・ワードを活性
化するよう動作する、前記システム。
【００３７】（４） 多数個の行に配置されおよび前記
行のおのおのがデータ・ワードの多数個の列を有して配
置された多数個のＣＡＭセルを有する、ＣＡＭアレイの
中にデータを記憶する段階と、列アドレス信号に従って
データ・ワードの前記列のおのおのと目標データ・ワー
ドとをシーケンシャルに比較することによりＣＡＭアレ
イの中の前記データを探索する段階と、前記比較の結果
を指示するように動作可能である多数個の整合線路に従
ってＣＡＭアレイからデータを検索する段階と、を有す
るＣＡＭアレイからデータを記憶、探索および検索する
方法。
行のおのおのがデータ・ワードの多数個の列を有して配
置された多数個のＣＡＭセルを有する、ＣＡＭアレイの
中にデータを記憶する段階と、列アドレス信号に従って
データ・ワードの前記列のおのおのと目標データ・ワー
ドとをシーケンシャルに比較することによりＣＡＭアレ
イの中の前記データを探索する段階と、前記比較の結果
を指示するように動作可能である多数個の整合線路に従
ってＣＡＭアレイからデータを検索する段階と、を有す
るＣＡＭアレイからデータを記憶、探索および検索する
方法。
【００３８】（５） 第４項記載の方法において、前記
記憶段階がＣＡＭアレイの中にデータを記憶する段階を
有し、および前記行のおのおのがデータ・ワードの多数
個のインタリーブした列を有し、および前記それぞれの
行のそれぞれのデータ・ワードのビットのおのおのが前
記それぞれの行の他のすべてのデータ・ワードから同様
に配置されたビットに隣接して配置される、前記方法。 （６） 第４項記載の方法において、前記記憶段階と前
記探索段階と前記検索段階とがデータの性質に従ってＣ
ＡＭアレイの中にデータを記憶する段階とＣＡＭアレイ
の中にデータを探索する段階とＣＡＭアレイの中からデ
ータを検索する段階とを有する、前記方法。
記憶段階がＣＡＭアレイの中にデータを記憶する段階を
有し、および前記行のおのおのがデータ・ワードの多数
個のインタリーブした列を有し、および前記それぞれの
行のそれぞれのデータ・ワードのビットのおのおのが前
記それぞれの行の他のすべてのデータ・ワードから同様
に配置されたビットに隣接して配置される、前記方法。 （６） 第４項記載の方法において、前記記憶段階と前
記探索段階と前記検索段階とがデータの性質に従ってＣ
ＡＭアレイの中にデータを記憶する段階とＣＡＭアレイ
の中にデータを探索する段階とＣＡＭアレイの中からデ
ータを検索する段階とを有する、前記方法。
【００３９】（７） 内容呼出し可能メモリ（ＣＡＭ）
システム５０が開示される。ＣＡＭシステム５０は、デ
ータ・ワードのアレイを記憶するためのＣＡＭアレイ５
２を有する。ビットが相互にインタリーブされたデータ
・ワード列２列以上それぞれの行に記憶される。ＣＡＭ
アレイ５２は、ビット線路制御装置５４からの信号に従
って、いくつかの動作モードの中の１つの動作モードの
期間中にアクセスされる。このビット線路制御装置５４
は、ビット線路制御装置５４をＣＡＭアレイ５２に結合
する複数個のビット線路の中のいくつかのビット線路を
活性化する。モード制御信号により指示されるこれらの
動作モードは、書込みモードと読出しモードと整合モー
ドとを有する。本発明の第１実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とに従っ
ていくつかのビット線路を選択的に活性化することによ
り、データ・ワードの列のおのおのをシーケンシャルに
アクセスする。本発明の第２実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とデータ
の内容の予め定められた部分とに従っていくつかのビッ
ト線路を選択的に活性化することにより、データ・ワー
ドの列のおのおのをシーケンシャルにアクセスする。Ｃ
ＡＭアレイ５２の複数個の行の中の１つの行とおのおの
が関連する複数個の行セレクト線路が、アドレス復号器
５３により復号化された行アドレス信号によりアクセス
される。ＣＡＭアレイ５２の複数個の行の中の１つの行
とおのおのがまた関連する複数個の整合線路が、整合動
作に応答して、ＣＡＭアレイ５２のその関連する行の中
に記憶されたデータのいずれかと目標データとが整合す
るかまたはしないかを指示する。次に優先符器５８が、
ＣＡＭアレイ５２の中に見い出される最高優先度の整合
の位置を指示するアドレス出力信号を発生する。
システム５０が開示される。ＣＡＭシステム５０は、デ
ータ・ワードのアレイを記憶するためのＣＡＭアレイ５
２を有する。ビットが相互にインタリーブされたデータ
・ワード列２列以上それぞれの行に記憶される。ＣＡＭ
アレイ５２は、ビット線路制御装置５４からの信号に従
って、いくつかの動作モードの中の１つの動作モードの
期間中にアクセスされる。このビット線路制御装置５４
は、ビット線路制御装置５４をＣＡＭアレイ５２に結合
する複数個のビット線路の中のいくつかのビット線路を
活性化する。モード制御信号により指示されるこれらの
動作モードは、書込みモードと読出しモードと整合モー
ドとを有する。本発明の第１実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とに従っ
ていくつかのビット線路を選択的に活性化することによ
り、データ・ワードの列のおのおのをシーケンシャルに
アクセスする。本発明の第２実施例ではビット線路制御
装置５４は、列アドレス信号とモード制御信号とデータ
の内容の予め定められた部分とに従っていくつかのビッ
ト線路を選択的に活性化することにより、データ・ワー
ドの列のおのおのをシーケンシャルにアクセスする。Ｃ
ＡＭアレイ５２の複数個の行の中の１つの行とおのおの
が関連する複数個の行セレクト線路が、アドレス復号器
５３により復号化された行アドレス信号によりアクセス
される。ＣＡＭアレイ５２の複数個の行の中の１つの行
とおのおのがまた関連する複数個の整合線路が、整合動
作に応答して、ＣＡＭアレイ５２のその関連する行の中
に記憶されたデータのいずれかと目標データとが整合す
るかまたはしないかを指示する。次に優先符器５８が、
ＣＡＭアレイ５２の中に見い出される最高優先度の整合
の位置を指示するアドレス出力信号を発生する。
【図１】先行技術による内容呼出し可能メモリ（ＣＡ
Ｍ）のメモリ記憶構造体の図。
Ｍ）のメモリ記憶構造体の図。
【図２】本発明によるＣＡＭシステムのブロック線図。
【図３】本発明によるＣＡＭアレイの１つの実施例の詳
細図。
細図。
【図４】本発明によるＣＡＭセルの詳細図。
【図５】本発明によるＣＡＭシステムの一部分の詳細ブ
ロック線図。
ロック線図。
４０ ＣＡＭセル ５０ ＣＡＭシステム ５２ ＣＡＭアレイ ５３ アドレス復号器 ５４ ビット線路制御装置 ５８ 優先符号器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレアム マクレオド バー アメリカ合衆国 テキサス州リチャードソ ン，ウエスト レンナー ロード，ナンバ ー2115，800
Claims (2)
- 【請求項１】 内容呼出し可能メモリ（ＣＡＭ、conten
t addressable memory）セルのＣＡＭアレイであって、
多数個の行と、前記行のおのおのに多数個のデータ・ワ
ードと、を有する前記ＣＡＭアレイと、 多数個の行セレクト線路により前記ＣＡＭアレイに結合
され、行アドレス信号に従って前記行のいくつかを選択
的に活性化するように動作可能である、アドレス復号器
と、 多数個のビット線路対により前記ＣＡＭアレイに結合さ
れ、列アドレス信号に従って前記選択的に活性化された
行のデータ・ワードのいくつかを選択的に活性化するよ
うに動作可能である、ビット線路制御装置と、を有し、
および前記ＣＡＭセルのおのおのが前記選択的に活性化
された行の前記選択的に活性化されたデータ・ワードに
データを記憶し、および前記選択的に活性化されたデー
タ・ワードとデータとを比較し、および前記選択的に活
性化されたデータ・ワードからデータを検索する、よう
に動作可能であり、前記ＣＡＭセルがさらに前記比較の
結果を示すために多数個の整合線路に信号を発生するよ
うに動作可能であり、および多数個の整合線路により前
記ＣＡＭアレイに結合され、前記整合線路により示され
た時前記ＣＡＭアレイの中の最高優先に整合する行に従
って出力行アドレスを発生するように動作可能である、
優先復号器と、を有する、前記ＣＡＭシステム。 - 【請求項２】 多数個の行に配置されおよび前記行のお
のおのがデータ・ワードの多数個の列を有して配置され
た多数個のＣＡＭセルを有する、ＣＡＭアレイの中にデ
ータを記憶する段階と、 列アドレス信号に従ってデータ・ワードの前記列のおの
おのと目標データ・ワードとをシーケンシャルに比較す
ることによりＣＡＭアレイの中の前記データを探索する
段階と、 前記比較の結果を指示するように動作可能である多数個
の整合線路に従ってＣＡＭアレイからデータを検索する
段階と、を有する、ＣＡＭアレイからデータを記憶、探
索および検索する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7494998P | 1998-02-17 | 1998-02-17 | |
| US074949 | 1998-02-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273365A true JPH11273365A (ja) | 1999-10-08 |
Family
ID=22122616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038899A Pending JPH11273365A (ja) | 1998-02-17 | 1999-02-17 | 内容呼出し可能メモリ（ｃａｍ） |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6374325B1 (ja) |
| EP (1) | EP0936625A3 (ja) |
| JP (1) | JPH11273365A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505271B1 (en) * | 1999-11-12 | 2003-01-07 | Integrated Device Technology, Inc. | Increasing priority encoder speed using the most significant bit of a priority address |
| US6792502B1 (en) * | 2000-10-12 | 2004-09-14 | Freescale Semiconductor, Inc. | Microprocessor having a content addressable memory (CAM) device as a functional unit therein and method of operation |
| US6700827B2 (en) | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| US7017089B1 (en) * | 2001-11-01 | 2006-03-21 | Netlogic Microsystems, Inc | Method and apparatus for testing a content addressable memory device |
| US7054994B2 (en) * | 2002-07-29 | 2006-05-30 | Hy Wire Ltd. | Multiple-RAM CAM device and method therefor |
| US7076602B2 (en) * | 2001-11-05 | 2006-07-11 | Hywire Ltd. | Multi-dimensional associative search engine having an external memory |
| AU2002214240A1 (en) * | 2001-11-05 | 2003-06-10 | Hywire Ltd. | Ram-based range content addressable memory |
| US7117300B1 (en) | 2001-12-27 | 2006-10-03 | James David V | Method and apparatus for restricted search operation in content addressable memory (CAM) devices |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US7401180B1 (en) * | 2001-12-27 | 2008-07-15 | Netlogic Microsystems, Inc. | Content addressable memory (CAM) device having selectable access and method therefor |
| US6728153B2 (en) * | 2002-08-19 | 2004-04-27 | Hewlett-Packard Development Company, L.P. | Magnetic memory which compares first memory cell data bits and second data bits |
| US6934797B2 (en) * | 2002-12-30 | 2005-08-23 | Micron Technology, Inc. | Counter in CAM word |
| US6900999B1 (en) | 2003-06-30 | 2005-05-31 | Integrated Device Technology, Inc. | Ternary content addressable memory (TCAM) cells with small footprint size and efficient layout aspect ratio |
| US6987684B1 (en) | 2003-07-15 | 2006-01-17 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein |
| US7193876B1 (en) | 2003-07-15 | 2007-03-20 | Kee Park | Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors |
| US6870749B1 (en) | 2003-07-15 | 2005-03-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors |
| US7304875B1 (en) | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| US7149101B1 (en) | 2004-12-15 | 2006-12-12 | Netlogic Microsystems, Inc. | Method and apparatus for smoothing current transients in a content addressable memory (CAM) device with dummy searches |
| US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
| US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
| US8582338B1 (en) | 2010-08-31 | 2013-11-12 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having single transistor pull-down stack |
| US8462532B1 (en) | 2010-08-31 | 2013-06-11 | Netlogic Microsystems, Inc. | Fast quaternary content addressable memory cell |
| US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
| US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
| US9001545B2 (en) | 2012-08-31 | 2015-04-07 | Aplus Flash Technology, Inc. | NOR-based BCAM/TCAM cell and array with NAND scalability |
| WO2015142344A1 (en) * | 2014-03-20 | 2015-09-24 | Hewlett-Packard Development Company, L.P. | Data source and destination timestamps |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888731A (en) | 1988-05-11 | 1989-12-19 | Advanced Micro Devices, Inc. | Content addressable memory array system with multiplexed status and command information |
| US4928260A (en) | 1988-05-11 | 1990-05-22 | Advanced Micro Devices, Inc. | Content addressable memory array with priority encoder |
| JPH03160694A (ja) * | 1989-11-16 | 1991-07-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2966638B2 (ja) * | 1992-04-17 | 1999-10-25 | 三菱電機株式会社 | ダイナミック型連想メモリ装置 |
| JP2775549B2 (ja) * | 1992-05-08 | 1998-07-16 | 三菱電機株式会社 | 連想メモリセルおよび連想メモリ回路 |
| US5383146A (en) | 1992-06-08 | 1995-01-17 | Music Semiconductors, Inc. | Memory with CAM and RAM partitions |
| JPH0676583A (ja) | 1992-07-06 | 1994-03-18 | Mitsubishi Electric Corp | 内容番地付記憶装置および一致ワード不要化方法 |
| US5642322A (en) * | 1995-05-24 | 1997-06-24 | Kawasaki Steel Corporation | Layout of semiconductor memory and content-addressable memory |
| JP3038649B2 (ja) * | 1997-04-16 | 2000-05-08 | 日本電気株式会社 | 連想検索装置および方法 |
| JP3036467B2 (ja) * | 1997-06-19 | 2000-04-24 | 日本電気株式会社 | 最長一致検出装置 |
| US5943252A (en) * | 1997-09-04 | 1999-08-24 | Northern Telecom Limited | Content addressable memory |
| US6101116A (en) * | 1999-06-30 | 2000-08-08 | Integrated Device Technology, Inc. | Six transistor content addressable memory cell |
-
1999
- 1999-02-12 EP EP99200438A patent/EP0936625A3/en not_active Withdrawn
- 1999-02-17 JP JP11038899A patent/JPH11273365A/ja active Pending
- 1999-02-17 US US09/251,517 patent/US6374325B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0936625A2 (en) | 1999-08-18 |
| US6374325B1 (en) | 2002-04-16 |
| EP0936625A3 (en) | 2003-09-03 |
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