JP4004847B2 - 連想メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、故障したメモリセルを含む製品を救済する機能を備える連想メモリ装置に関するものである。
【0002】
【従来の技術】
連想メモリ(以下、CAMという)装置は、内容アドレス式メモリとも呼ばれ、それぞれのメモリセル(CAMセル)は、通常の半導体メモリ装置と同じようにデータを記憶する記憶部に加えて、この記憶部に記憶されているデータを検索する検索部を備えている。
【0003】
CAM装置では、検索対象となるデータ(以下、記憶データという)をそれぞれのCAMセルの記憶部に記憶させた後、検索データを入力すると、検索データと記憶データとの一致検索が単一サイクルで行われる。その結果、検索データに一致する記憶データの有無、この記憶データが記憶されているメモリアドレス、このメモリアドレスに記憶されているデータ等を出力可能である。
【0004】
CAM装置を用いることにより、膨大な量のデータの中から目的とするデータを瞬時に得ることができる。このため、検索処理を頻繁に行うシステムの性能向上のために用いられている。
【0005】
以下、従来のCAM装置について説明する。
【0006】
図11は、複数のバンクに分割されたメモリ部を備える、従来のCAM装置の一例の構成概略図である。
同図に示すCAM装置40は、全体の動作の制御を司るロジック部12と、前述の複数のCAMセルを含むメモリ部14とを備えている。メモリ部14は、2^K個のバンク20に分割され、それぞれのバンク20は、Nビット×2^LワードのCAMセルを備えている。すなわち、メモリ部14全体でNビット×2^(K+L)ワードのCAMセルを備えている。
【0007】
ここで、ロジック部12には、CAM装置40の外部から、クロック信号、コマンド信号、アドレス信号、データ信号が入力され、ロジック部12からCAM装置40の外部へは、ステータス信号、アドレス信号、データ信号が出力されている。ロジック部12からメモリ部14に対してはコマンド信号およびクロック信号が入力され、メモリ部14からロジック部12に対してはステータス信号が入力されている。また、ロジック部12とメモリ部14とは、(K+L)ビットのアドレスバスおよびNビットのデータバスで相互に接続されている。
【0008】
このCAM装置40は、外部から入力されるクロック信号に同期して動作する。また、外部から入力されるアドレス信号の上位Kビットにより、メモリ部14のバンク20が指定され、下位Lビットにより、指定されたバンク20内に含まれるワードが指定される。
【0009】
例えば、メモリ部14にデータを書き込む場合には、アドレス信号(入力)として、データを書き込むワードのメモリアドレスが入力され、データ信号(入力)として、このワードに書き込むデータが入力される。そして、コマンド信号として、データの書き込みを指示する信号が入力されると、ロジック部12によって、メモリアドレスに対応するバンク20およびワードが指定され、このワードに対してデータが書き込まれる。
【0010】
メモリ部14に記憶されたデータを読み出す場合には、アドレス信号(入力)として、データを読み出すワードのメモリアドレスが入力される。そして、コマンド信号として、データの読み出しを指示する信号が入力されると、ロジック部12によって、メモリアドレスに対応するバンク20およびワードが指定され、このワードに記憶されているデータが読み出される。読み出されたデータは、データ信号(出力)として、ロジック部12を介して外部へ出力される。
【0011】
また、一致検索を行う場合には、データ信号(入力)として、検索データが入力される。そして、コマンド信号として、一致検索を指示する信号が入力されると、メモリ部14において、各々のワードに記憶されている記憶データと検索データとの比較が同時に行われ、ステータス信号として、その検索結果がロジック部12を介してCAM装置40の外部へ出力される。
【0012】
CAM装置40の外部では、このステータス信号に基づいて、検索データに一致するデータの有無を知ることができる。検索データに一致するデータが存在する場合、コマンド信号として、この検索データに一致するデータが記憶されているメモリアドレスの出力を指示する信号が入力されると、アドレス信号(出力)として、検索データに一致するデータが記憶されているワードの内の、最優先順位のワードのメモリアドレスが出力される。
【0013】
また、アドレス信号(入力)として、CAM装置40から出力された最優先順位のワードのメモリアドレスを入力し、コマンド信号として、データの読み出しを指示する信号が入力されると、データ信号(出力)として、この一致が検出されたワードに記憶されているデータが読み出される。
【0014】
なお、検索データに一致するデータが記憶されているワードのメモリアドレス、およびこのワードに記憶されているデータの読み出し動作は、検索データに一致するデータが記憶されているワードについて、優先順位に従って順次繰り返し行うことができる。このようにして、検索データに一致するデータが記憶されているワードのメモリアドレス、およびこのワードに記憶されているデータを高速に検索することが可能である。
【0015】
ところで、CAM装置の大容量化や素子の微細化に伴って、製造歩留まりの向上は重要な課題となっている。従って、製造歩留まり向上のために、製造工程の管理と共に、ある程度のCAMセルの故障を見込んで設計を行う手法が用いられている。例えば、あらかじめ冗長メモリセルを用意しておき、故障したCAMセルがある場合に、この冗長メモリセルと置き換えて使用するという手法が従来より用いられている。
【0016】
しかし、CAM装置のメモリ容量が増大するに従って故障しているCAMセルの数も増大し、故障しているCAMセルの全てを冗長メモリセルと置換することができないために、製品を救済できない場合があるという問題があった。
【0017】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、故障したメモリセルが大量にある場合であっても、製品を救済することができる連想メモリ装置を提供することにある。
【0018】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数のバンクに分割されたメモリ部を備える連想メモリ装置であって、
複数の前記バンクは、それぞれ複数のプレーンに分割されており、
故障したメモリセルがある場合に、この故障したメモリセルがあるバンクのプレーンと、他の全てのバンクの中の前記故障したメモリセルがあるバンクのプレーンと同数の任意のプレーンを非選択状態とし、前記メモリ部のメモリ容量を削減する回路を備え、
前記メモリ部のメモリ容量を削減する回路は、各々の前記バンク内において、前記プレーンを指定するアドレス信号、および前記メモリ部のメモリ容量の削減を制御する制御信号に基づいて、いずれかの前記プレーンを選択するエンコーダと、このエンコーダから出力される選択信号に従って、それぞれの前記プレーンから出力されるデータを選択的に出力するセレクタと、あらかじめ設定されている優先順位に従って、前記プレーンから出力される、検索で一致したワードの有無を表すフラグおよび一致が検出されたワードのメモリアドレスを選択的に出力するセレクタとを備えることを特徴とする連想メモリ装置を提供するものである。
【0019】
ここで、複数の前記バンクは、それぞれ2のべき乗個のプレーンに分割されており、
前記メモリ部のメモリ容量を削減する回路は、前記メモリ部のメモリ容量を2のべき乗分の1に削減するのが好ましい。
【0020】
また、前記制御信号は、少なくとも前記メモリ部のメモリ容量の削減量を指定する第1制御信号、および、前記故障したメモリセルがあるプレーンを指定する第2制御信号を含むのが好ましい。また、前記第2制御信号は、各々の前記バンクで個別に設定され、各々の前記バンクにおいて、それぞれ異なるプレーンを指定可能であるのが好ましい。
【0021】
また、前記メモリ部のメモリ容量が削減された場合に、当該連想メモリ装置の内部で使用される、前記メモリ部のメモリ容量に対応する所定ビット数のアドレス信号と、該連想メモリ装置の外部で使用される、前記削減されたメモリ容量に対応する所定ビット数のアドレス信号との間のアドレス変換を行う回路を備えるのが好ましい。
【0022】
また、前記アドレス変換を行う回路は、前記メモリ部のメモリ容量が2のべき乗分の1に削減された場合に、外部から当該連想メモリ装置へ入力される、前記2のべき乗分の1に削減されたメモリ容量に対応する所定ビット数のアドレス信号に対し、前記プレーンを指定するアドレス信号に対応する所定ビット数のダミービットを所定箇所に挿入して、前記メモリ部のメモリ容量に対応する所定ビット数のアドレス信号を生成し、
前記メモリ部から該連想メモリ装置の外部へ出力される、前記メモリ部のメモリ容量に対応する所定ビット数のアドレス信号に対し、前記プレーンを指定するアドレス信号に対応する所定ビット数のダミービットを所定箇所から取り除いて、前記2のべき乗分の1に削減されたメモリ容量に対応する所定ビット数のアドレス信号を生成するのが好ましい。
【0023】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の連想メモリ装置を詳細に説明する。
【0024】
図1は、本発明の連想メモリ装置の一実施例の構成概略図である。
同図に示す連想メモリ(以下、CAMという)装置10は、故障したメモリセル(以下、CAMセルという)を含む製品を救済する機能を備えるものであり、図11に示す従来のCAM装置40に対して本発明を適用した場合の一例を示すものである。したがって、以下説明を簡単にするために、同一の構成要素に同一の符号を付して、その詳細な説明は省略する。
【0025】
すなわち、図示例のCAM装置10は、全体の動作の制御を司るロジック部12と、複数のCAMセルを含むメモリ部14とを備えている。
【0026】
ここで、ロジック部12は、外部からCAM装置10に入力されるアドレス信号およびCAM装置10のメモリ部14から外部へ出力されるアドレス信号を保持するアドレスレジスタ16、このアドレスレジスタ16を用いて、CAM装置10の内部で使用されるアドレス信号とCAM装置10の外部で使用されるアドレス信号との間のアドレス変換を行うアドレス変換回路18等を含む。なお、アドレス変換については後述する。
【0027】
このロジック部12には、図11に示す従来のCAM装置40と比べて、さらにCAM装置10の外部から信号REDUCTION が入力されている。なお、本実施例の場合、前述のアドレス変換に伴って、アドレス信号(入力および出力)のビット数は、信号REDUCTION =‘0’の場合に(K+L)ビットとなり、信号REDUCTION =‘1’の場合には(K+L−M)ビットとなる。ここで、Mは2^Mが1バンクを構成するプレーン数を表す指数である。また、ロジック部12からCAM装置10の外部へ出力される信号は、図11に示す従来のCAM装置40の場合と全く同じである。
【0028】
メモリ部14は、2^K個のバンク20(バンク1,2,…,2^K)に分割され、それぞれのバンク20は、説明の簡略化のため、以後、それぞれ2つのプレーン22a、22b(プレーン0,1)に分割されているものとする。すなわちM=1とする。また、それぞれのバンク20は、Nビット×2^LワードのCAMセルを備え、それぞれのプレーン0,1は、Nビット×2^(L−1)ワードのCAMセルを備えている。すなわち、メモリ部14全体でNビット×2^(K+L)ワードのCAMセルを備えている。
【0029】
なお、ロジック部12からメモリ部14に対してはコマンド信号およびクロック信号が入力され、メモリ部14からロジック部12に対してはステータス信号が入力されている。また、ロジック部12とメモリ部14とは、(K+L)ビットのアドレスバスおよびNビットのデータバスで相互に接続されている。
【0030】
続いて、メモリ部14の各バンク20の内部構成について説明する。
【0031】
図2は、バンクの内部構成を表す一実施例の概略図である。
同図に示すように、それぞれのバンク20は、2つのプレーン22a、22b(プレーン0,1)の他に、アドレスのエンコーダ24、データ用のセレクタ26、フラグおよびアドレス用のセレクタ28、2つのANDゲート30,32を備えている。
【0032】
ここで、エンコーダ24には、信号ADDRESS[MSB]、制御信号REDUCTION 、制御信号FAILPLANE が入力されている。また、エンコーダ24からは、選択信号ENABLE0 、ENABLE1 が出力され、それぞれANDゲート30,32の一方の入力端子に入力されている。なお、信号REDUCTION は、メモリ部14のメモリ容量の削減量を指示する信号であり、信号FAILPLANE は、故障したCAMセルがあるプレーンを指定する信号である。
【0033】
ANDゲート30,32の他方の入力端子には信号COMMAND が共通に入力され、その出力信号は、それぞれプレーン0,1の入力端子COMMAND に入力されている。
【0034】
また、プレーン0,1の入力端子ADDRESS[MSB-1:0]には信号ADDRESS[MSB-1:0]が共通に入力され、その入力端子DATAIN[N-1:0] には信号DATAIN[N-1:0] が共通に入力されている。
【0035】
データ用のセレクタ26の入力端子1,0には、それぞれプレーン0,1の出力端子DATAOUT[N-1:0]から出力される信号が入力され、その選択入力端子には、エンコーダ24から出力される信号ENABLE0 が入力され、セレクタ26からは信号DATAOUT[N-1:0]が出力されている。
【0036】
また、フラグおよびアドレス用のセレクタ28の入力端子には、プレーン0,1の出力端子FLAG0,FLAG1 から出力される、そのプレーンに検索一致ワードの有無を示す信号、および出力端子HA0[MSB-1:0],HA1[MSB-1:0] から出力されるヒットアドレス信号が入力され、セレクタ28からは信号FLAG、およびヒットアドレス信号HA[MSB:0] が出力されている。
【0037】
次に、CAM装置10の動作を説明する。
まず、本実施例におけるメモリアドレスの構成について説明する。
【0038】
図3は、CAM装置の内部で用いられるメモリアドレスの構成を表す一実施例の概念図である。同図に示すように、K+Lビットのメモリアドレスの内、上位側のKビット(ADDRESS[K+L-1:L])はバンク20の番号を表し、下位側のLビット(ADDRESS[L-1:0])は、バンク20内に含まれるワードを指定するアドレスを表す。また、下位側のLビットの内の上位Mビット(ADDRESS[L-1:L-M])はプレーンの番号を表し、前出のADDRESS[MSB]は、その最上位ビットである。
【0039】
CAM装置10では、故障したCAMセルが存在しない場合、信号REDUCTION が‘0’に設定され、故障したCAMセルが存在する場合、信号REDUCTION は‘1’に設定される。
【0040】
以下、M=1の場合について説明する。
信号REDUCTION が‘0’に設定された場合、図5の表1に示すように、エンコーダ24では、信号FAILPLANE の状態に関係なく、信号ADDRESS[MSB]が‘0’である場合には信号ENABLE0 が‘1’、信号ENABLE1 が‘0’となる。すなわち、プレーン0が選択、プレーン1が非選択とされる。逆に、信号ADDRESS[MSB]が‘1’の場合には信号ENABLE0 が‘0’、信号ENABLE1 が‘1’となる。すなわち、プレーン1が選択、プレーン0が非選択とされる。
【0041】
信号REDUCTION が‘0’に設定された場合、すなわち故障したCAMセルがない場合のCAM装置10の書き込み、読み出しおよび一致検索動作は、図11に示す従来のCAM装置40の場合と全く同じであるから、ここではその詳細な説明は省略する。信号REDUCTION が‘0’の場合、アドレス信号(入力および出力)は、前述のように(K+L)ビットとなる。なお、信号FAILPLANE は、‘0’または‘1’のどちらに設定してもよい。
【0042】
一方、信号REDUCTION が‘1’に設定された場合、エンコーダ24では、図5の表1に示すように、信号ADDRESS[MSB]の状態に関係なく、信号FAILPLANE が‘0’である場合には信号ENABLE0 が‘0’、信号ENABLE1 が‘1’となる、すなわち、プレーン1が選択、プレーン0が非選択とされる。逆に、信号FAILPLANE が‘1’である場合には信号ENABLE0 が‘1’、信号ENABLE1 が‘0’となる。すなわち、プレーン0が選択、プレーン1が非選択とされる。
【0043】
言い換えると、本実施例では、信号REDUCTION が‘1’の場合には、故障したCAMセルがあり、従って、メモリ部14のメモリ容量を2分の1に削減することを意味する。また、信号REDUCTION が‘1’の場合に、信号FAILPLANE が‘0’であれば、プレーン0に故障したCAMセルがあることを意味し、逆に、信号FAILPLANE が‘1’であれば、プレーン1に故障したCAMセルがあることを意味する。
【0044】
本実施例においては、故障したCAMセルがある場合、全てのバンク20において、故障したCAMセルを含むプレーンと同じ番号のプレーンが常に非選択状態とされる。例えば、図1に示すCAM装置10において、図中一番上にあるバンク1のプレーン0に故障したCAMセルがある場合、他のバンク2,3,…,2^Kのプレーン0も全て常に非選択状態とされる。
【0045】
従って、図4に示すように、有効なアドレス信号(入力および出力)は、信号ADDRESS[MSB]を除く(K+L−1)ビットとなり、見かけ上のメモリ容量が半減される。そして、信号REDUCTION が‘0’の場合と全く同じようにして、選択された方のプレーンに対してのみ、書き込み、読み出しおよび一致検索動作が行われる。
【0046】
続いて、データ用のセレクタ26からは、信号ENABLE0 が‘1’、すなわちプレーン0が選択された場合、その出力信号DATAOUT[N-1:0]として、プレーン0の出力端子DATAOUT[N-1:0]から出力される信号が選択的に出力される。逆に、信号ENABLE0 が‘0’すなわち信号ENABLE1 が‘1’であり、プレーン1が選択された場合、出力信号DATAOUT[N-1:0]として、プレーン1の出力端子DATAOUT[N-1:0]から出力される信号が選択的に出力される。
【0047】
フラグおよびアドレス用のセレクタ28からは、あらかじめ決定されている優先順位に従って、検索結果を表す信号FLAG、および一致が検出されたワードのメモリアドレス(一致アドレス)を表す信号HA[MSB:0] が選択的に出力される。例えば、プレーン1よりもプレーン0の方が優先順位が高い場合、セレクタ28からは、プレーン0の出力端子FLAG0 および出力端子HA0[MSB-1:0]から出力される信号が順次優先的に出力される。
【0048】
前述のように、プレーン1よりもプレーン0の方が優先順位が高い場合、例えば図6の表2に示すように、プレーン0,1の出力端子FLAG0,FLAG1 から出力される信号が共に‘0’であれば、すなわちこのバンク20内に、検索データに一致する記憶データが存在しない場合には、セレクタ28から出力される信号FLAGは‘0’となる。この場合、セレクタ28から信号HAは出力されない(ないしは無意味な値が出力され、外部では使用されない)。
【0049】
また、プレーン0の出力端子FLAG0 から出力される信号が‘1’であれば、すなわちプレーン0内に、検索データに一致する記憶データが存在する場合、プレーン1の出力端子FLAG1 から出力される信号の状態に関係なく、セレクタ28からは‘1’が出力される。また、セレクタ28からは、信号HA[MSB:0] として、プレーン0の出力端子HA0[MSB-1:0]から出力される信号が出力される。なお、セレクタ28から出力される信号HA[MSB] は、プレーン0の出力端子HA0[MSB-1:0]から出力される信号が選択的に出力されるので‘0’とされる。
【0050】
これに対し、プレーン0の出力端子FLAG0 から出力される信号が‘0’、かつプレーン1の出力端子FLAG1 から出力される信号が‘1’の場合、すなわちプレーン0内に、検索データに一致する記憶データが存在せず、プレーン1内に、検索データに一致する記憶データが存在する場合、セレクタ28からは‘1’が出力される。また、セレクタ28からは、信号HA[MSB:0] として、プレーン1の出力端子HA1[MSB-1:0]から出力される信号が出力される。なお、セレクタ28から出力される信号HA[MSB] は、プレーン1の出力端子HA1[MSB-1:0]から出力される信号が選択的に出力される場合なので‘1’とされる。
【0051】
以上のように、図示例のCAM装置10は、故障したCAMセルがない場合は、本来のNビット×2^(K+L)ワードのCAMセルを備えるCAM装置として使用することができると共に、故障したCAMセルがある場合には、この故障したCAMセルを含むプレーンを常に非選択状態として、Nビット×2^(K+L−1)ワードのCAMセルを備えるCAM装置として使用することができるので、製品の歩留まりを向上させることができる。
【0052】
次に、アドレス変換について説明する。
【0053】
前述のように、故障したCAMセルがある場合に、各バンク20のメモリ容量を半減させた場合(M=1)、メモリアドレスの構成は図4に示す状態となる。すなわち、外部からCAM装置10に入力されるアドレス信号の内の信号ADDRESS[MSB]に相当するビットはCAM装置10内部では無視され、逆にCAM装置10から外部へ出力されるアドレス信号の信号ADDRESS[MSB]は、‘0’または‘1’固定とされ、外部では使用されない無意味なものとなる。
【0054】
メモリ容量を削減したCAM装置10を製品として出荷する場合、信号ADDRESS[L-1:L-M]に相当する外部ピンを有効(使用する)にすると、使い勝手が悪いだけでなく、例えば最初からそのメモリ容量のCAM装置との外部ピンの互換性の問題も発生する。従って、信号ADDRESS[L-1:L-M]に相当する外部ピンを無効(使用しない)とし、CAM装置10の外部から、アドレス信号があらかじめ(K+L−M)ビットの信号として扱えるように、CAM装置10の内部でアドレス変換を行うのが好ましい。
【0055】
アドレス変換回路18は、メモリ容量を削減した場合に、CAM装置10の内部で使用される、メモリ部14の実際のメモリ容量に対応するビット数、本実施例の場合には、(K+L)ビットのアドレス信号と、CAM装置10の外部で使用される、見かけ上半分のメモリ容量に対応するビット数、本実施例の場合には、(K+L−M)ビットのアドレス信号との間のアドレス変換を行う。
【0056】
以下、アドレス変換の一例を挙げて説明する。
【0057】
図7は、アドレス変換回路の動作を表す一実施例の概念図、図8は、メモリアドレスのシフト動作を表す一実施例の概念図である。
これらの図は、故障したCAMセルがある場合に、外部からCAM装置10へ入力される(K+L−M)ビットのアドレス信号を、CAM装置10の内部で用いられる(K+L)ビットのアドレス信号に変換して、メモリ部14へ供給する場合のアドレス変換回路18の動作を概念的に表したものである。
【0058】
信号REDUCTION が‘1’である場合、すなわち故障したCAMセルがある場合、外部から入力される(K+L−M)ビットのアドレス信号はロジック部12のアドレスレジスタ16に保持される。図8に示すように、アドレスレジスタ16に保持されたアドレス信号Aは、バンク20を表す上位側のKビットと、信号ADDRESS[L-1:L-M]に相当するビットを除く、バンク20内のワードのメモリアドレスを指定する下位側の(L−M)ビットからなる合計 (K+L−M)ビットで構成される。
【0059】
アドレス変換回路18では、信号REDUCTION が‘1’の場合、アドレスレジスタ16に保持された(K+L−M)ビットのアドレス信号の内、バンクを表す上位側のKビットを図中左側、すなわち上位ビット側へMビットシフトし、信号ADDRESS[L-1:L-M]に相当するビットとしてMビットのダミービットを挿入する。これにより、アドレス変換回路18から出力されるアドレス信号Bは、(K+L)ビットとなり、メモリ部14は、この(K+L)ビットのメモリアドレスによって制御される。
【0060】
続いて、図9は、アドレス変換回路の動作を表す別の実施例の概念図、図10は、メモリアドレスのシフト動作を表す別の実施例の概念図である。
これらの図は、故障したCAMセルがある場合に、メモリ部14から出力される(K+L)ビットのアドレス信号を、CAM装置10の外部で用いられる(K+L−M)ビットのアドレス信号に変換して、CAM装置10から外部へ出力する場合のアドレス変換回路18の動作を概念的に表したものである。
【0061】
メモリ部14からは、(K+L)ビットのアドレス信号が出力される。このアドレス信号Cは、図10に示すように、バンク20を表す上位側のKビットと、バンク20内のワードのアドレスを指定する下位側のLビットからなる合計(K+L)ビットで構成される。なお、下位側のLビットの内、信号ADDRESS[L-1:L-M]に相当するビットは‘0’または‘1’に固定されており、有効なビットは、この信号ADDRESS[MSB]に相当するビットを除く(L−M)ビットである。
【0062】
アドレス変換回路18では、信号REDUCTION が‘1’の場合、メモリ部14から出力される(K+L)ビットのアドレス信号Cの内、信号ADDRESS[L-1:L-M]に相当するビットを取り除き、バンク20を表す上位側のKビットを図中右側、すなわち下位ビット側へ1ビットシフトする。これにより、アドレス変換回路18から出力されるアドレス信号Dは、(K+L−M)ビットとなり、この(K+L−M)ビットのアドレス信号Dはアドレスレジスタ16に保持された後、外部へ出力される。
【0063】
一方、信号REDUCTION が‘0’の場合、すなわち故障したCAMセルがない場合には、外部からCAM装置10へ入力されるアドレス信号、CAM装置10から外部へ出力されるアドレス信号共に、上記シフト動作は行われない。すなわち、外部からCAM装置10に対して(K+L)ビットのアドレス信号が入力され、CAM装置10から外部に対しても(K+L)ビットのアドレス信号が出力される。
【0064】
上記のように、アドレス変換を行うことにより、たとえCAM装置10のメモリ容量を半減した(M=1)状態で出荷した製品であっても、外部からは、最初からメモリ容量が半分のCAM装置と等価に取り扱うことができる。
【0065】
なお、本発明のCAM装置は、上記実施例の構成に限定されるものではない。すなわち、本発明のCAM装置は、故障したメモリセルがある場合に、この故障したメモリセルがあるバンク20のプレーンと、他の全てのバンクの任意のプレーンを常に非選択状態とし、メモリ部14のメモリ容量を2のべき乗分の1に削減する回路を備えていればよく、その具体的な回路構成は何ら限定されない。
【0066】
また、メモリ部14のメモリ容量、すなわちメモリアドレスのビット数やデータのビット数は何ら限定されない。メモリ部14は2以上いくつのバンク20に分割されていてもよいし、それぞれのバンク20も基本的に2以上の、2のべき乗個のいくつのプレーンに分割されていてもよい。また、バンク20の内部構成やアドレス変換回路の具体的な構成も何ら限定されない。
【0067】
また、制御信号REDUCTION,FAILPLANE のビット数も限定されず、それぞれのバンク20に含まれるプレーンの個数に応じて適宜変更すればよい。例えば、それぞれのバンク20を8個のプレーンに分割した場合(M=3)、2ビットの信号REDUCTION を用いて、メモリ部14のメモリ容量を1/2,1/4,1/8というように、2のべき乗分の1に削減するよう指示することが可能である。また、信号FAILPLANE は、全てのバンク20で共通のものを使用してもよいし、あるいは各々のバンクで個別に設定し、各々のバンク20において、それぞれ異なるプレーンを指定可能としてもよい。更に2ビット以上のREDUCTION 信号を用いて、メモリ容量を7/8,6/8,5/8,…等に設定することも可能である。
【0068】
また、バンク20の番号を指定するビットや、バンク20内のワードのメモリアドレスを指定するビット、プレーンを指定するビット、さらにアドレス変換時のダミービット等も限定されず、これらのビットは、アドレス信号の中のどのビットに割り当ててもよい。また、本発明を適用するCAM装置において、冗長メモリセルを設けておき、故障したCAMセルの代わりに使用するように構成してもよい。これにより、さらに製品の歩留まりを向上させることも可能である。
【0069】
また、アドレス変換回路18は、メモリ部14のメモリ容量が削減された場合に、CAM装置の内部で使用される、メモリ部14のメモリ容量に対応する所定ビット数のアドレス信号と、CAM装置の外部で使用される、削減されたメモリ容量に対応する所定ビット数のアドレス信号との間のアドレス変換を行うものであれば、その具体的な回路構成は何ら限定されない。
【0070】
本発明の連想メモリ装置は、基本的に以上のようなものである。
以上、本発明の連想メモリ装置について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【0071】
【発明の効果】
以上詳細に説明した様に、本発明の連想メモリ装置は、複数のバンクに分割されたメモリ部を備える連想メモリ装置において、それぞれのバンクを複数のプレーンに分割し、故障したメモリセルがある場合に、この故障したメモリセルがあるバンクのプレーンと、他の全てのバンクの任意のプレーンを非選択状態とし、メモリ部のメモリ容量を削減するようにしたものである。
これにより、本発明の連想メモリ装置によれば、故障したメモリセルが大量にある場合であっても、本来不良品となる製品を、メモリ容量が削減された製品として救済することができる。
【図面の簡単な説明】
【図1】 本発明の連想メモリ装置の一実施例の構成概略図である。
【図2】 バンクの内部構成を表す一実施例の概略図である。
【図3】 本発明の連想メモリ装置の内部で用いられるメモリアドレスの構成を表す一実施例の概念図である。
【図4】 故障がある場合のメモリアドレスの構成を表す一実施例の概念図である。
【図5】 各信号間の関係を表す一実施例の真理値表である。
【図6】 各信号間の関係を表す別の実施例の真理値表である。
【図7】 アドレス変換回路の動作を表す一実施例の概念図である。
【図8】 メモリアドレスのシフト動作を表す一実施例の概念図である。
【図9】 アドレス変換回路の動作を表す別の実施例の概念図である。
【図10】 メモリアドレスのシフト動作を表す別の実施例の概念図である。
【図11】 従来の連想メモリ装置の一例の構成概略図である。
【符号の説明】
10,40 連想メモリ装置
12 ロジック部
14 メモリ部
16 アドレスレジスタ
18 アドレス変換回路
20 バンク
22a,22b プレーン
24 エンコーダ
26,28 セレクタ
30,32 ANDゲート
Claims (6)
- 複数のバンクに分割されたメモリ部を備える連想メモリ装置であって、
複数の前記バンクは、それぞれ複数のプレーンに分割されており、
故障したメモリセルがある場合に、この故障したメモリセルがあるバンクのプレーンと、他の全てのバンクの中の前記故障したメモリセルがあるバンクのプレーンと同数の任意のプレーンを非選択状態とし、前記メモリ部のメモリ容量を削減する回路を備え、
前記メモリ部のメモリ容量を削減する回路は、各々の前記バンク内において、前記プレーンを指定するアドレス信号、および前記メモリ部のメモリ容量の削減を制御する制御信号に基づいて、いずれかの前記プレーンを選択するエンコーダと、このエンコーダから出力される選択信号に従って、それぞれの前記プレーンから出力されるデータを選択的に出力するセレクタと、あらかじめ設定されている優先順位に従って、前記プレーンから出力される、検索で一致したワードの有無を表すフラグおよび一致が検出されたワードのメモリアドレスを選択的に出力するセレクタとを備えることを特徴とする連想メモリ装置。 - 複数の前記バンクは、それぞれ2のべき乗個のプレーンに分割されており、
前記メモリ部のメモリ容量を削減する回路は、前記メモリ部のメモリ容量を2のべき乗分の1に削減することを特徴とする請求項1に記載の連想メモリ装置。 - 前記制御信号は、少なくとも前記メモリ部のメモリ容量の削減量を指定する第1制御信号、および、前記故障したメモリセルがあるプレーンを指定する第2制御信号を含む請求項1または2に記載の連想メモリ装置。
- 前記第2制御信号は、各々の前記バンクで個別に設定され、各々の前記バンクにおいて、それぞれ異なるプレーンを指定可能である請求項3に記載の連想メモリ装置。
- 前記メモリ部のメモリ容量が削減された場合に、当該連想メモリ装置の内部で使用される、前記メモリ部のメモリ容量に対応する所定ビット数のアドレス信号と、該連想メモリ装置の外部で使用される、前記削減されたメモリ容量に対応する所定ビット数のアドレス信号との間のアドレス変換を行う回路を備える請求項1〜4のいずれかに記載の連想メモリ装置。
- 前記アドレス変換を行う回路は、前記メモリ部のメモリ容量が2のべき乗分の1に削減された場合に、外部から当該連想メモリ装置へ入力される、前記2のべき乗分の1に削減されたメモリ容量に対応する所定ビット数のアドレス信号に対し、前記プレーンを指定するアドレス信号に対応する所定ビット数のダミービットを所定箇所に挿入して、前記メモリ部のメモリ容量に対応する所定ビット数のアドレス信号を生成し、
前記メモリ部から該連想メモリ装置の外部へ出力される、前記メモリ部のメモリ容量に対応する所定ビット数のアドレス信号に対し、前記プレーンを指定するアドレス信号に対応する所定ビット数のダミービットを所定箇所から取り除いて、前記2のべき乗分の1に削減されたメモリ容量に対応する所定ビット数のアドレス信号を生成する請求項5に記載の連想メモリ装置。
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