JP2003338182A

JP2003338182A - 連想メモリ

Info

Publication number: JP2003338182A
Application number: JP2002144832A
Authority: JP
Inventors: Tomoo Tsuda; 智夫津田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-05-20
Filing date: 2002-05-20
Publication date: 2003-11-28
Also published as: US6839259B2; US20040105318A1

Abstract

(57)【要約】【課題】複数のバンクを含む連想メモリにおいて、救
済不能なバンクを含んで製造された場合の歩留まりをさ
らに高めることができるとともに、見かけ上のメモリ容
量をバンク単位で削減することができる連想メモリを提
供する。【解決手段】不良バンク１１＿１，１１＿３を、それ
ら不良バンク１１＿１，１１＿３を除くバンクにマッピ
ング回路１４＿１で付け替えるとともに、検索データで
ワードメモリを検索した結果、一致したことを示すヒッ
トフラグを、不良物理バンク１１＿１，１１＿３の元々
のアドレスを含むバンクアドレスに逆マッピング回路１
５で付け替える。

Description

【発明の詳細な説明】【０００１】【発明の属する技術分野】本発明は、各格納データを格
納しておくワードが複数ずつ配備されたバンクを複数備
えた連想メモリに関する。【０００２】【従来の技術】従来より、各格納データを格納しておく
メモリワード（以下、ワードと記す）を複数備え、検索
データを入力し、入力された検索データに対応する格納
データが格納されたワードを検索する連想メモリ（内容
アドレス式メモリ；ＣｏｎｔｅｎｔＡｄｄｒｅｓｓａ
ｂｌｅＭｅｍｏｒｙ）が普及している。ここで、連想
メモリに冗長用のワードを設けておき、出荷検査等で故
障の素子を含む不良のワードが検出された場合にその不
良のワードを冗長用のワードに置き換えてその連想メモ
リを良品として取り扱うということが行なわれている。
このようにすることにより、製造される連想メモリの歩
留まりを高めることができる。【０００３】例えば、文献ＩＥＥＥＪＯＵＲＮＡＬ
ＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，Ｖ
ＯＬ．３１、ＮＯ．１１，ＮＯＶＥＭＢＥＲ１９９６
ｐｐ．１６０１−１６０８（ＴｏｈｒｕＭｉｗａ
他）には、冗長用のワードを複数備えた連想メモリの技
術が提案されている。【０００４】図１２は、該文献に開示された、不良のワ
ードを冗長用のワードに置き換えて取り扱うための演算
回路の概要を示す図、図１３は、図１２に示す演算回路
で指定される論理ワードと物理ワードを示す図である。
ここでは簡略のため、論理ワードはＬ０からＬ６までの
７つ、予備の冗長用のワードは１つとして説明する。【０００５】図１２（ａ）には、大小比較回路１０１＿
１と加算器１０１＿２からなる演算回路１０１が示され
ている。また、図１２（ｂ）には、大小比較回路１０２
＿１と加算器１０２＿２からなる演算回路１０２が示さ
れている。【０００６】ここで、連想メモリには、図１３に示すよ
うに、アドレスＡＤＲで指定される７つの論理ワードＬ
０〜Ｌ６に対応して、冗長用のワードを１つだけ含む合
計８つの物理ワードＰ０〜Ｐ７が備えられている。大小
比較回路１０１＿１には、不良の物理ワードが存在する
場合に、その大小比較回路１０１＿１の機能を有効にす
る論理１のイネーブル信号ＥＮが入力される。また、大
小比較回路１０１＿１には、不良の物理ワードを示すア
ドレスＦＡＩＬＡＤＲ［２：０］と、所望の論理ワード
Ｌ０〜Ｌ６を指定するためのアドレスＡＤＲ［２：０］
が入力される。ここでは、８つの物理ワードＰ０〜Ｐ７
のうちの物理ワードＰ３が不良であるものとする。する
と、大小比較回路１０１＿１には論理１のイネーブル信
号ＥＮが入力される。また、不良の物理ワードＰ３を示
すアドレスＦＡＩＬＡＤＲ３も入力される。ここで、大
小比較回路１０１＿１に、アドレスＡＤＲ［２：０］と
してアドレスＡＤＲ０〜２が入力された場合は、その大
小比較回路１０１＿１では、アドレスＦＡＩＬＡＤＲ３
とアドレスＡＤＲ０〜２との大小比較が行なわれる。ア
ドレスＦＡＩＬＡＤＲ３は、アドレスＡＤＲ０〜２より
も大きいため、大小比較回路１０１＿１から比較結果信
号Ｃとして値０が出力される。加算器１０１＿２には、
この値０と上記アドレスＡＤＲ０〜２が入力される。こ
のため、加算器１０１＿２からはアドレスＡＤＲ０〜２
に対応する物理アドレスＰ＿ＡＤＲ０〜２が出力され
る。このアドレスＰ＿ＡＤＲ０〜２は、図示しないデコ
ーダでデコードされ、これにより図１３に示すように、
論理ワードＬ０〜Ｌ２に対応する物理ワードＰ０〜Ｐ２
が指定される。【０００７】また、アドレスＡＤＲ［２：０］としてア
ドレスＡＤＲ３〜６が入力された場合、アドレスＡＤＲ
３〜６はアドレスＦＡＩＬＡＤＲ３以上であるため、大
小比較回路１０１＿１から比較結果信号Ｃとして値１が
出力される。加算器１０１＿２では、この値１とアドレ
スＡＤＲ３〜６が加算され、これにより加算器１０１＿
２からアドレスＡＤＲ３〜６に対応する物理アドレスＰ
＿ＡＤＲ４〜７が出力され、図示しないデコーダでデコ
ードされて、図１３に示すように、論理ワードＬ３〜Ｌ
６に対応する物理ワードＰ４〜Ｐ７が指定される。【０００８】また、この連想メモリにおいて、検索デー
タを入力し、入力された検索データに対応する格納デー
タが格納されたワードを検索した結果、その検索データ
と一致した場合に、一致したことを示す物理ヒットアド
レスＰ＿ＨＨＡ［２：０］が、図１２（ｂ）に示す大小
比較回路１０２＿１に入力される。また、大小比較回路
１０２＿１には、前述したイネーブル信号ＥＮとアドレ
スＦＡＩＬＡＤＲ３も入力される。ここで、物理ヒット
アドレスＰ＿ＨＨＡ［２：０］として物理ヒットアドレ
スＰ＿ＨＨＡ０〜２が入力された場合は、大小比較回路
１０２＿１から比較結果信号Ｃとして値０が出力され
る。加算器１０２＿２には、この値０と物理ヒットアド
レスＰ＿ＨＨＡ０〜２が入力される。このため、加算器
１０２＿２から物理ヒットアドレスＰ＿ＨＨＡ０〜２に
対応する論理ヒットアドレスＨＨＡ０〜２が出力され
る。【０００９】また、物理ヒットアドレスＰ＿ＨＨＡ
［２：０］として物理ヒットアドレスＰ＿ＨＨＡ４〜７
が入力された場合は、大小比較回路１０２＿１から比較
結果信号Ｃとして値−１が出力される。加算器１０２＿
２では、この値−１と物理ヒットアドレスＰ＿ＨＨＡ４
〜７が加算され、これにより加算器１０２＿２から物理
ヒットアドレスＰ＿ＨＨＡ４〜７に対応する論理ヒット
アドレスＨＨＡ３〜６が出力される。【００１０】尚、不良の物理ワードがない場合は、大小
比較回路１０１＿１，１０２＿１の機能を無効にするた
めの論理０のイネーブル信号ＥＮが入力されるため、そ
れら大小比較回路１０１＿１，１０１＿２で大小比較が
行なわれることはなく、アドレスＡＤＲ［２：０］が加
算器１０１＿２を経由してアドレスＰ＿ＡＤＲ［２：
０］としてそのままま出力されて論理ワードＬ０〜Ｌ６
に対応する物理ワードＰ０〜Ｐ６が指定される。また、
大小比較回路１０２＿１においても、検索した結果、一
致したことを示す物理ヒットアドレスＰ＿ＨＨＡ［２：
０］が加算器１０２＿２を経由して論理ヒットアドレス
ＨＨＡ［２：０］としてそのまま出力される。【００１１】さらに、特開２０００−３０４８７号公報
には、１バンク内に欠陥救済用の冗長素子を含む多数の
バンクを備えるダイナミック型ＲＡＭ等に、バンク内に
設けられた冗長素子の設置数より多い欠陥素子を含み救
済不能でアクセス不能状態のバンクを記憶するバンクイ
ネーブルレジスタを設け、該ダイナミックＲＡＭ等をモ
ーストリ・グッド・メモリとして出荷するとともに、該
ＲＡＭ等を所定数個組合せてメモリモジュールを構成
し、該バンクイネープルレジスタの内容を読み出し、救
済不能なバンクを避けて、各バンクにアドレス割当を行
うメモリコントローラを設ける技術が提案されている。【００１２】【発明が解決しようとする課題】しかし、上述した図１
２，図１３に示す連想メモリの技術では、予め用意され
た冗長用のワード数を超えて不良のワードが検出された
場合は、連想メモリを救済することはできない。従っ
て、製造される連想メモリの歩留まりをさらに高めるこ
とができないという問題がある。【００１３】また、特開２０００−３０４８７号公報に
提案された技術では、上記メモリコントローラは、半導
体チップ内ではなく、これらの半導体チップを所定数個
組み合せたメモリモジュールの構成要素として設けるこ
ととされ、またメモリコントローラの具体的な構成は開
示されていない。【００１４】更に、連想メモリにおいては、検索結果の
一致信号を出力したワードのアドレスについてもアドレ
ス変換が必要であり、単に救済不能なワードを避けてア
ドレスの割当を行うだけでは十分でない等の連想メモリ
特有の問題がある。また、故障した素子を含まない場合
であっても、見かけ上のメモリ容量を削減して出荷した
いという場合もある。【００１５】本発明は、上記事情に鑑み、複数のバンク
を含む連想メモリにおいて、救済不能なバンクを含んで
製造された場合の歩留まりをさらに高めることができる
とともに、見かけ上のメモリ容量をバンク単位で削減す
ることができる連想メモリを提供することを目的とす
る。【００１６】【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、各格納データを格納しておくワード
が複数ずつ配備されたバンクを複数備える連想メモリに
おいて、除外するバンクを指定する除外バンク情報を記
憶する除外バンク記憶部と、上記除外バンク情報に基づ
いて、バンクを指定するイネーブル信号を除外するバン
クを除くバンクに付け替えるマッピング回路と、入力さ
れた検索データに対応する格納データが格納されたワー
ドが自分のバンク内に存在することを示す一致信号を、
除外バンクのアドレスを含むバンクアドレスに付け替え
る逆マッピング回路とを備えたことを特徴とする。【００１７】本発明の連想メモリは、複数の不良バンク
を有する場合であっても、複数の不良バンクを、それら
複数の不良バンクを除くバンクに付け替えることができ
るとともに、検索データでワードを検索した結果、一致
したことを示す一致信号を、複数の不良バンクのアドレ
スを含むバンクアドレスに付け替えることができる。従
って、従来の連想メモリのように、半導体チップ内又は
そのバンク内に予め用意された冗長用のワード数を超え
て不良のワードが検出された場合には救済することがで
きないという問題が解消される。また、故障した素子を
含まない場合であっても、見かけ上のメモリ容量をバン
ク単位で容易に削減することができる。【００１８】【発明の実施の形態】以下、本発明の実施形態について
説明する。【００１９】図１は、本発明の第１実施形態の連想メモ
リの構成を示す図である。【００２０】図１に示す連想メモリ１０は、各格納デー
タを格納しておくワードが複数ずつ配備された８つのバ
ンク１１＿０，１１＿１，…，１１＿７を備え、検索デ
ータを入力し、入力された検索データに対応する格納デ
ータが格納されたワードを検索するメモリである。先
ず、８つのバンク１１＿０，１１＿１，…，１１＿７に
ついて、図２、図３を参照して説明する。【００２１】図２は、８つのバンクすべてが良品である
場合の、論理バンクと物理バンクとの対応付けを示す
図、図３は、８つのバンクのうち２つのバンクが不良で
ある場合の、論理バンクと物理バンクとの対応付けを示
す図である。【００２２】図２に示すように、物理バンクＢＡＮＫ０
〜ＢＡＮＫ７であるバンク１１＿０，１１＿１，…，１
１＿７のいずれのバンクにおいても不良の素子が存在し
ないか、又は存在したとしても冗長素子により救済可能
である場合は、バンク１１＿０，１１＿１，…，１１＿
７と論理バンクＢＡＮＫ０〜ＢＡＮＫ７は一対一に対応
付けされる。一方、図３に示すように、バンク１１＿
０，１１＿１，…，１１＿７のうちの２つのバンク１１
＿１，１１＿３が救済不能である場合は、論理バンクＢ
ＡＮＫ０はバンク１１＿０に対応付けされ、論理バンク
ＢＡＮＫ１はバンク１１＿２に対応付けされる。また、
論理バンクＢＡＮＫ２，３，４，５はバンク１１＿４，
１１＿５，１１＿６，１１＿７に対応付けされる。ここ
では、図３に示すように、バンク１１＿０，１１＿１，
…，１１＿７のうちの２つのバンク１１＿１，１１＿３
が不良であるものとして説明する。【００２３】図１に示す連想メモリ１には、除外するバ
ンク１１＿１，１１＿３を指定する除外バンク情報を記
憶しておく除外バンク記憶部１２が備えられている。こ
こで、除外バンク記憶部１２について図４を参照して説
明する。【００２４】図４は、図１に示す除外バンク記憶部の構
成の一例を示す図である。【００２５】図４に示す除外バンク記憶部１２には、ヒ
ューズ部１２＿０Ｎ，１２＿１Ｎ，…，１２＿６Ｎが備
えられており、これらヒューズ部１２＿０Ｎ，１２＿１
Ｎ，…，１２＿６Ｎの接断に応じて、除外バンク情報Ｎ
Ｆ（０）〜ＮＦ（６）が決定される。ここで、除外バン
ク情報ＮＦ（ｋ）は、物理バンクｋ以下に存在する除外
バンク数を表わす。尚、Ｌ（ｎ）を、物理バンクｎに対
応する論理バンクの番号とすると、Ｌ（ｋ）＝ｋ−ＮＦ（ｋ）と表される。【００２６】また、除外バンク記憶部１２には、ヒュー
ズ部１２＿０Ｐ，１２＿１Ｐ，…，１２＿６Ｐが備えら
れており、これらヒューズ部１２＿０Ｐ，１２＿１Ｐ，
…，１２＿６Ｐの接断に応じて、物理バンク番号Ｐ
（０）〜Ｐ（６）が決定される。尚、物理バンク番号Ｐ
（０）は最初の正常なバンク（ここではバンク１１＿
０）を表わす。また、物理バンク番号Ｐ（ｋ）は、物理
バンク番号Ｐ（ｋ−１）より大きい最小の正常なバンク
（除外でない次のバンク）を表わす。再び図１に戻って
説明を続ける。【００２７】図１に示す連想メモリ１０には、バンク数
８に対応する上位３ビットのアドレスＵＰＡＤＲＳ
［２：０］が入力されるデコーダ１３と、そのデコーダ
１３でデコードされたデコード信号Ｅ０〜Ｅ７が入力さ
れるマッピング回路１４＿１が備えられている。マッピ
ング回路１４＿１は、除外バンク記憶部１２から出力さ
れた除外バンク情報ＮＦ（０）〜ＮＦ（６）に基づい
て、バンク１１＿０，１１＿１，…，１１＿７を指定す
るイネーブル信号Ｅ０〜Ｅ７を除外するバンク１１＿
１，１１＿３（図３参照）を除くバンクに付け替える。
このマッピング回路１４＿１については図５を参照して
説明する。【００２８】図５は、図１に示すマッピング回路の一例
の回路図である。【００２９】図５に示すマッピング回路１４＿１には、
７つのセレクタ１４＿１１，１４＿１２，１４＿１３，
１４＿１４，１４＿１５，１４＿１６，１４＿１７が備
えられている。ここで、バンク１１＿１のみを除外する
場合は、除外バンク情報ＮＦ（０）は０となり、除外バ
ンク情報ＮＦ（１）〜ＮＦ（６）は１となる。また、バ
ンク１１＿３のみを除外する場合は、除外バンク情報Ｎ
Ｆ（０）〜ＮＦ（２）は０となり、除外バンク情報ＮＦ
（３）〜ＮＦ（６）は１となる。ここでは、バンク１１
＿１，１１＿３の双方が除外であるため、除外バンク情
報ＮＦ（０）は０、除外バンク情報ＮＦ（１），ＮＦ
（２）は１、除外バンク情報ＮＦ（３）〜ＮＦ（６）は
２となる。また、良品のバンクは６つであるため、アド
レスＵＰＡＤＲ［２：０］として論理バンク０〜５を指
定するためのアドレスが入力される。例えば、アドレス
ＵＰＡＤＲ［２：０］として論理バンク５を指定するた
めのアドレスが入力された場合は、デコーダ１３からデ
コード信号Ｅ５が出力される。このデコード信号Ｅ５は
セレクタ１４＿１５の端子０，セレクタ１４＿１６の端
子１，セレクタ１４＿１７の端子２に入力される。ここ
で、セレクタ１４＿１７には値２の除外バンク情報ＮＦ
（６）が入力されているため、このセレクタ１４＿１７
からマッピング信号Ｍ７としてデコード信号Ｅ５が出力
される。このようにして、論理バンク５を指定するアド
レスが入力された場合は、バンク１１＿７が指定され
る。さらに、図１に示すように、バンク１１＿７を含む
全てのバンク１１＿０，１１＿１，…，１１＿７に、下
位アドレスＬＯＡＤＲＳ［Ｘ：０］が入力される。ま
た、これらバンク１１＿０，１１＿１，…，１１＿７に
対応して、書込みおよび読み出し用のアンドゲート１９
＿０ａ，１９＿０ｂのペア，アンドゲート１９＿１ａ，
１９＿１ｂのペア，…，アンドゲート１９＿７ａ，１９
＿７ｂのペアが備えられている。ここで、上記バンク１
１＿７のワードにデータを書き込む場合は、上述したよ
うにしてバンク１１＿７を指定するとともに、下位アド
レスＬＯＡＤＲＳ［Ｘ：０］でそのワードを指定して、
書込み信号ＷＲをアンドゲート１９＿７ａを経由して入
力することにより行なう。また、上記バンク１１＿７の
ワードからデータを読み出す場合は、上述したようにし
てバンク１１＿７を指定するとともに、下位アドレスＬ
ＯＡＤＲＳ［Ｘ：０］でそのワードメモリを指定して、
読み出し信号ＲＤをアンドゲート１９＿７ｂを経由して
入力することにより行なう。これにより、バンク１１＿
７の出力データ端子ＯＤからデータがセレクタ１７＿１
に向けて出力される。ここで、エンコーダ１６＿１には
マッピング信号Ｍ７が入力されているため、セレクタ１
７＿１からバンク１１＿７のデータが出力される。【００３０】次に、図１に示す連想メモリ１０におい
て、検索データを入力し、入力された検索データに対応
する格納データが格納されたワードを検索する場合につ
いて説明する。図１に示す連想メモリ１０には、前述し
たマッピング回路１４＿１と同じ構成のマッピング回路
１４＿２が備えられている。このマッピング回路１４＿
２には、検索したいバンクを指定するためのビットマッ
プデータＳＲＣＨ［７：０］が入力される。このマッピ
ング回路１４＿２で指定されたバンクにおけるワードを
検索した結果、入力された検索データと一致した場合、
一致したことを示すヒットフラグＨＩＴおよびヒットア
ドレスＨＡが出力される。ヒットフラグＨＩＴは逆マッ
ピング回路１５およびプライオリティエンコーダ１６＿
３に入力され、ヒットアドレスＨＡはセレクタ１７＿２
に入力される。ここで、逆マッピング回路１５について
図６を参照して説明する。【００３１】図６は、図１に示す逆マッピング回路の一
例の回路図である。【００３２】図６に示す逆マッピング回路１５には、７
つのセレクタ１５＿１０，１５＿１１，１５＿１２，１
５＿１３，１５＿１４，１５＿１５，１５＿１６が備え
られている。この逆マッピング回路１５には、バンク１
１＿０〜１１＿７からのヒットフラグＨＩＴ０〜ＨＩＴ
７が入力される。また、前述した除外バンク記憶部１２
からの物理バンク番号Ｐ（０）〜Ｐ（６）も入力され
る。この逆マッピング回路１５は、入力された検索デー
タに対応する格納データが格納されたワードが自分のバ
ンク内に存在することを示す一致信号であるヒットフラ
グＨＩＴ０〜ＨＩＴ７を、不良バンク１１＿１，１１＿
３を含むバンクに付け替える。以下、詳細に説明する。
ここでは、図３に示すように、バンク１１＿１，１１＿
３の双方が除外であるため、論理バンク０に対する物理
バンク番号Ｐ（０）は０、論理バンク１に対する物理バ
ンク番号Ｐ（１）は２、論理バンク２に対する物理バン
ク番号Ｐ（２）は４、論理バンク３に対する物理バンク
番号Ｐ（３）は５、論理バンク４に対する物理バンク番
号Ｐ（４）は６、論理バンク５に対する物理バンク番号
Ｐ（５）は７である。例えば、バンク１１＿７からヒッ
トフラグＨＩＴ７が出力された場合、このヒットフラグ
ＨＩＴ７はセレクタ１５＿１０〜１５＿１６の端子７に
入力される。ここで、セレクタ１５＿１５には値７の物
理バンク番号Ｐ（５）が入力されているため、このセレ
クタ１５＿１５から逆マッピング信号ＩＭ５が出力され
る。この逆マッピング信号ＩＭ５はプライオリティエン
コーダ１６＿２に入力される。プライオリティエンコー
ダ１６＿２では、入力された逆マッピング信号ＩＭ５に
対応する論理バンク５を指定するための上位のヒットア
ドレスＵＰＨＨＡ［２：０］を出力する。また、バンク
１１＿７からは下位のヒットアドレスＨＡがセレクタ１
７＿２に向けて出力される。ここで、プライオリティエ
ンコーダ１６＿３にはヒットフラグＨＩＴ７が入力され
ているため、セレクタ１７＿２から下位のヒットアドレ
スＬＯＨＨＡとしてバンク１１＿７のヒットアドレスＨ
Ａを出力する。また、逆マッピング回路１５からの逆マ
ッピング信号ＩＭ５はオアゲート１８にも入力され、こ
れによりヒットがあった旨が外部に伝達される。【００３３】このように第１実施形態の連想メモリ１０
は、複数の不良物理バンク１１＿１，１１＿３を有する
ものの、これらの不良物理バンク１１＿１，１１＿３
を、それら不良物理バンク１１＿１，１１＿３を除くバ
ンクに付け替えることができるとともに、検索データで
ワードを検索した結果、一致したことを示すヒットフラ
グを、不良物理バンク１１＿１，１１＿３を含むバンク
の元々の論理アドレスを含む論理アドレス０〜５に付け
替えることができる。従って、従来の連想メモリのよう
に、半導体チップ内又はそのバンク内に予め用意された
冗長用のワード数を超えて不良のワードが検出された場
合には救済することができないという問題が解消され
る。また、マッピング回路１４＿１，１４＿２や逆マッ
ピング回路１５は図５，図６に示すように簡単な回路構
成で済む。従って、回路規模を抑えたまま歩留まりをさ
らに高めることができる。【００３４】次に、第２実施形態の連想メモリについて
説明する。第２実施形態の連想メモリは、第１実施形態
の連想メモリ１０と比較し、除外バンク記憶部１２が以
下に示す除外バンク記憶部２２に置き換えられている点
が異なっている。【００３５】図７は、第２実施形態の連想メモリに備え
られた除外バンク記憶部２２のブロック図である。【００３６】図７に示す除外バンク記憶部２２は、フォ
ルトマップ部２２＿１と、ＮＦ（ｎ）計算部２２＿２
と、Ｐ（ｎ）計算部２２＿３とが備えられている。【００３７】フォルトマップ部２２＿１は、各バンクの
除外情報を示すビットマップ構成されたヒューズからな
るものであり、これらヒューズの接断に応じて各バンク
の除外情報が決定される。第２実施形態では、このフォ
ルトマップ部２２＿１からのフォルトマップデータに基
づいて、ＮＦ（ｎ）計算部２２＿２で除外バンク情報Ｎ
Ｆ（０）〜ＮＦ（７）を算出するとともにＰ（ｎ）計算
部２２＿３で物理バンク番号Ｐ（０）〜Ｐ（７）を算出
する。以下、図８，図９および図１０，図１１を参照し
て説明する。【００３８】図８は、図７に示すＮＦ（ｎ）計算部の構
成を示す図、図９は、図８に示すＮＦ（ｎ）計算部のタ
イミングチャートである。【００３９】図８に示すＮＦ（ｎ）計算部２２＿２を構
成するセレクタ２２＿２１ａには、前述したフォルトマ
ップ部２２＿１からのフォルトマップデータ０〜７が入
力される。ここで、フォルトマップデータ０〜７は、各
バンクを除外するか否かを示すビットマップデータであ
り、フォルトマップデータｎが１であればそのバンクｎ
を除外することを示す。また、シーケンサ２２＿２２に
はクロックＣＬＯＣＫとスタート信号ＳＴＡＲＴが入力
される。【００４０】シーケンサ２２＿２２に、図９に示すスタ
ート信号ＳＴＡＲＴが入力されると、シーケンサ２２＿
２２はＣＬＯＣＫの立ち上がりでＳＴＡＲＴが１である
ことを認識してクロックＣＬＯＣＫ一周期分の開始信号
ＦＳＴと、‘Ｈ’レベルのイネーブル信号ＥＮを出力す
る。上記開始信号ＦＳＴはセレクタ２２＿２１ｂに入力
され、これによりセレクタ２２＿２１ｂから論理０が出
力されて加算器２２＿２３が初期化される。【００４１】シーケンサ２２＿２２は、クロックＣＬＯ
ＣＫの立ち上がり毎に信号ｎを構成するデータ０，…，
７を順次に出力する。これらのデータ０，…，７はセレ
クタ２２＿２１ａおよびデコーダ２２＿２５に入力され
る。セレクタ２２＿２１ａはシーケンサ２２＿２２から
のデータ０，…，７に応じてフォルトマップ部２２＿１
からのフォルトマップデータ０〜７（不良バンクに対応
するフォルトマップデータの値は１）を選択して加算器
２２＿２３に出力する。加算器２２＿２３は、フリップ
フロップ２２＿２４からの、セレクタ２２＿２１ｂを経
由して入力されるデータａｄｄｏｕｔｄ（ただし、ｎ＝
０のときは定数０）と、セレクタ２２＿２１ａからのデ
ータとを加算してデータａｄｄｏｕｔを出力する。この
データａｄｄｏｕｔはセレクタ２２＿２７ａ，２２＿２
７ｂ，…，２２＿２７ｈに入力される。【００４２】一方、デコーダ２２＿２５は入力されたデ
ータ０，…，７をデコードしてアンドゲート２２＿２６
ａ，２２＿２６ｂ，…，２２＿２６ｈに出力する。アン
ドゲート２２＿２６ａ，２２＿２６ｂ，…，２２＿２６
ｈでは、デコーダ２２＿２５からのデコードデータとイ
ネーブル信号ＥＮとをアンド演算することにより書込み
信号ＷＲ０，ＷＲ１，…，ＷＲ７を生成する。【００４３】フリップフロップ２２＿２８ａには、ＣＬ
ＯＣＫの立ち上がりのタイミングで書込み信号ＷＲ０を
認識しセレクタ２２＿２７ａを経由して加算器２２＿２
３からのデータａｄｄｏｕｔ（ここでは除外バンク情報
ＮＦ（０））が格納される。以下同様にして、フリップ
フロップ２２＿２８ｂ，…，２２＿２８ｈに除外バンク
情報ＮＦ（１），…，ＮＦ（７）が順次に格納される。
このようにして、ＮＦ（ｎ）計算部２２＿２で除外バン
ク情報ＮＦ（０）〜ＮＦ（７）を算出する。【００４４】図１０は、図７に示すＰ（ｎ）計算部の構
成を示す図、図１１は、図１０に示すＰ（ｎ）計算部の
タイミングチャートである。【００４５】図１０に示すＰ（ｎ）計算部２２＿３を構
成するインバータ２２＿３０ａには、前述したフォルト
マップ部２２＿１からのビットマップデータ０〜７が入
力される。また、セレクタ２２＿３１ａには、二進数表
記された定数が入力される。さらに、シーケンサ２２＿
３２にはクロックＣＬＯＣＫとスタート信号ＳＴＡＲＴ
が入力される。【００４６】シーケンサ２２＿３２に、図１１に示すス
タート信号ＳＴＡＲＴが入力されると、シーケンサ２２
＿３２はクロックＣＬＯＣＫの立ち上がりでＳＴＡＲＴ
＝１を認識して‘Ｈ’レベルのイネーブル信号ＥＮを出
力する。さらに、クロックＣＬＯＣＫの立ち上がり毎に
信号ｎを構成するデータ０，…，７を順次に出力する。
これらのデータ０，…，７は減算器２２＿３０ｄおよび
デコーダ２２＿３５に入力される。減算器２２＿３０ｄ
は入力されたデータ０，…，７をデクリメントしてデー
タ７，０，１，…，６からなる信号ｎ−１を生成する。
この信号ｎ−１はセレクタ２２＿３１ｂの選択信号とな
り、従ってセレクタ２２＿３１ｂは、後述する物理バン
ク番号Ｐ（ｎ−１）をマップセレクト信号ｍａｐｓｅｌ
として出力することとなる（尚、ｎ−１＝７の場合は定
数７となる）。一方、デコーダ２２＿３５は入力された
データ０，…，７をデコードしてアンドゲート２２＿３
６ａ，２２＿３６ｂ，…，２２＿３６ｉ，２２＿３６ｈ
で‘Ｈ’レベルのイネーブル信号ＥＮとアンド演算する
ことにより書込み信号ＷＲ０，ＷＲ１，…，ＷＲ６，Ｗ
Ｒ７を生成する。【００４７】ここで、インバータ２２＿３０ａに入力さ
れるビットマップデータ０〜７は各バンクを除外するこ
とを１で指示するビットマップデータであるが、このイ
ンバータ２２＿３０ａで論理が反転されるため、論理１
が正常なバンクであることを示すグッドマップ（ｇｏｏ
ｄｍａｐ）データとなる。【００４８】セレクタ２２＿３１ａは、前述したマップ
セレクト信号ｍａｐｓｅｌを入力して、二進数表記され
た定数を選択して出力する。この出力は、物理バンク番
号Ｐ（ｎ−１）のバンクよりも大きいバンクを１で指示
するビットマップデータである。このビットマップデー
タとグッドマップデータとがアンドゲート２２＿３０ｂ
でアンド演算される。演算結果は、物理バンク番号Ｐ
（ｎ−１）のバンクよりも大きい正常バンクを指示する
ビットマップデータとなる。このビットマップデータが
後段のプライオリティエンコーダ２２＿３０ｃでエンコ
ードされる。エンコードされたデータは物理バンク番号
Ｐ（ｎ−１）より大きい最初の正常な物理バンク番号、
すなわち求める物理バンク番号Ｐ（ｎ）である。この値
はＣＬＯＣＫの立ち上がるタイミングで前述した書込み
信号ＷＲ０，ＷＲ１，…，ＷＲ６，ＷＲ７を認識する事
によりセレクタ２２＿３７ａ，２２＿３７ｂ，…，２２
＿３７ｉ，２２＿３７ｈを経由してフリップフロップ２
２＿３８ａ，２２＿３８ｂ，…，２２＿３８ｉ，２２＿
３８ｈに格納される。このようにして、Ｐ（ｎ）計算部
２２＿３で物理バンク番号Ｐ（０）〜Ｐ（７）を算出す
る。【００４９】【発明の効果】以上説明したように、本発明によれば、
回路規模を抑えたまま歩留まりをさらに高めることがで
きる連想メモリを提供することができる。また、故障し
た素子を含まない場合であっても、見かけ上のメモリ容
量をバンク単位で容易に削減することができる連想メモ
リを提供することができる。

【図面の簡単な説明】【図１】本発明の第１実施形態の連想メモリの構成を示
す図である。【図２】８つのバンクすべてが良品である場合の、論理
バンクと物理バンクとの対応付けを示す図である。【図３】８つのバンクのうち２つのバンクが除外である
場合の、論理バンクと物理バンクとの対応付けを示す図
である。【図４】図１に示す除外バンク記憶部の構成の一例を示
す図である。【図５】図１に示すマッピング回路の一例の回路図であ
る。【図６】図１に示す逆マッピング回路の一例の回路図で
ある。【図７】第２実施形態の連想メモリに備えられた除外バ
ンク記憶部のブロック図である。【図８】図７に示すＮＦ（ｎ）計算部の構成を示す図で
ある。【図９】図８に示すＮＦ（ｎ）計算部のタイミングチャ
ートである。【図１０】図７に示すＰ（ｎ）計算部の構成を示す図で
ある。【図１１】図１０に示すＰ（ｎ）計算部のタイミングチ
ャートである。【図１２】従来の連想メモリの、不良のワードを冗長用
のワードに置き換えて取り扱うための演算回路を示す図
である。【図１３】図１２に示す演算回路で指定される論理ワー
ドと物理ワードを示す図である。【符号の説明】１０連想メモリ１１＿０，１１＿１，…，１１＿７バンク１２，２２除外バンク記憶部１２＿０Ｎ，１２＿１Ｎ，…，１２＿６Ｎ，１２＿０
Ｐ，１２＿１Ｐ，…，１２＿６Ｐヒューズ部１３，２２＿２５デコーダ１４＿１，１４＿２マッピング回路１５逆マッピング回路１６＿１，２２＿３５エンコーダ１６＿２，１６＿３，２２＿３０ｃプライオリティエ
ンコーダ１７＿１，１７＿２，１４＿１１〜１４＿１７，１５＿
１０〜１５＿１６，２２＿２１ａ，２２＿２１ｂ，２２
＿２７ａ〜２２＿２７ｈ，２２＿３１ａ，２２＿３１
ｂ，２２＿３７ａ〜２２＿３７ｈセレクタ１８オアゲート１９＿０ａ，１９＿０ｂ，１９＿１ａ，１９＿１ｂ，
…，１９＿７ａ，１９＿７ｂ，２２＿２６ａ〜２２＿２
６ｈ，２２＿３０ｂ，２２＿３６ａ〜２２＿３６ｈア
ンドゲート２２＿１フォルトマップ部２２＿２ＮＦ（ｎ）計算部２２＿３Ｐ（ｎ）計算部２２＿２２，２２＿３２シーケンサ２２＿２３加算器２２＿２４，２２＿２８ａ〜２２＿２８ｈ，２２＿３８
ａ〜２２＿３８ｈフリップフロップ２２＿３０ａインバータ２２＿３０ｄ減算器

Claims

【特許請求の範囲】【請求項１】各格納データを格納しておくワードが複
数ずつ配備されたバンクを複数備える連想メモリにおい
て、除外するバンクを指定する除外バンク情報を記憶する除
外バンク記憶部と、前記除外バンク情報に基づいて、バンクを指定するイネ
ーブル信号を除外するバンクを除くバンクに付け替える
マッピング回路と、入力された検索データに対応する格納データが格納され
たワードが自分のバンク内に存在することを示す一致信
号を、除外バンクのアドレスを含むバンクアドレスに付
け替える逆マッピング回路とを備えたことを特徴とする
連想メモリ。