JP4492218B2

JP4492218B2 - 半導体記憶装置

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Description

本発明は、欠陥を有する記憶領域へのアクセスを禁止する機能を有する半導体記憶装置に関するものである。

近年、半導体微細加工技術の進展に伴って、半導体メモリの大容量化が著しい進展を見せている。例えば、ファイル保存用のフラッシュメモリは既に１Ｇビットの容量に達しており、更に大容量化に向けて開発が進められている。しかしその一方で、不良箇所も多量に発生することになる。特にメモリセルが微細化すると、製造工程に伴うミクロなばらつきの影響が統計的に大きくなり、セル欠陥の発生率自体も高まっている。それらはチップ全面にわたり多数発生する小欠陥として現れる。

一般に半導体メモリの欠陥救済は、以下のようにして行われる。
まず、各メモリアレイごとに、１系統か２系統の冗長ワード線群または冗長ビット線群を用意し、それぞれの冗長領域に対応した欠陥マップを設置する。各々の欠陥マップには、通常ヒューズを用いて、対応する冗長領域を使用するか否かのフラグと、欠陥箇所の位置情報をプログラムしておく。メモリアレイがアクセスされた際には、この欠陥マップが参照され、欠陥の有無と欠陥箇所が特定されて、冗長領域との置換が行われる。

しかしながら、上述したように近年ではランダムに小単位で発生する欠陥が増加しているため、従来の欠陥救済手法では対応しきれなくなっている。すなわち、上述の従来手法では、一つのセルアレイに多数の小欠陥が発生した場合、救済は不可能となる。その際に他のアレイが全て良品でも、チップ全体が不良になってしまう。従って、より柔軟で、救済効率の高い欠陥救済手法が求められている。

一方、上述のような半導体メモリの欠陥を、半導体メモリにアクセスするホスト装置側で修正する対策として、リマッピングという手法が使用されることがある。これは、ホスト装置側にアドレス変換テーブルを格納する第２のメモリを設置し、アドレス変換を行うことによって、欠陥箇所をスキップし、正常箇所のみを使用する手法である。

図８は、リマッピングを行う一般的なシステムの構成例を示す図である。

ホスト装置１は、例えばＣＰＵを有するコンピュータであり、バスを介して第１のメモリ２および第２のメモリ３にアクセスする。

第１のメモリ２は、ファイル保存用のブロックアクセスメモリである。１ブロックのサイズは例えば５１２バイトであり、アドレス空間は１ブロック＝５１２バイト単位で区切られている。第１のメモリ２の記憶容量を１Ｇビットとすると、ブロックの数は２５６ｋ個（数字の末尾に付す‘ｋ’は、その数字の１０２４倍を示す。以下同じ。）になる。この場合、アドレスビット数は１８ビットであり、１６進数で表記される物理アドレス領域は‘０００００’〜‘３ＦＦＦＦ’である。
また、第１のメモリ２は、パリティービットや不良をマークするための予備ビットを有しており、データを読み出した際にこのビットを調べることによって、不良を検出することが可能である。

第２のメモリ３は、第１のメモリ２のアドレス変換テーブルを保存するために別途設けられたメモリである。ホスト装置１は、第２のメモリ３のアドレス変換テーブルを介して第１のメモリ２にアクセスする。
通常、第２のメモリ３は、ホスト装置１においてメインメモリとして使用される半導体メモリであり、アドレス変換テーブルはその一部の領域に格納される。第２のメモリ３が１６ビット構成のＤＲＡＭの場合、第１のメモリ２へのポインタとなる物理アドレスは、２ワード分の記憶領域に格納される。

図９は、図８に示すシステムにおけるリマッピングの概念図である。
ホスト装置１は、第１のメモリ２の内容を物理アドレスの０番地から順にスキャンしていき、読み出した箇所が良品であれば、そのアドレスを第２のメモリ３の中にマッピングしていく。図９の例では、第２のメモリ３の物理アドレス‘１００００’から２ワードづつを用いて、第１のメモリ２の有効な物理アドレスをマッピングしている。第１のメモリ２において物理アドレス‘００００１’、‘００００４’は不良であり、これらの物理アドレスは第２のメモリ３のアドレス変換テーブルから削除されている。本例では合計１５の不良ブロックが存在し、論理アドレスの末尾アドレスは‘３ＦＦＦ０’となっている。

上述のようなテーブルが一旦構築されれば、その後、ホスト装置１は常にテーブルを介して第１のメモリ２にアクセスする。アプリケーションがファイルをアクセスする際に直接扱うのは図９に示す論理アドレスであり、それは第２のメモリ３のアドレス変換テーブルに基づいて第１のメモリ２の物理アドレスに変換される。
例えば、アプリケーションによって論理アドレスＡ１が指定されたとすると、ホスト装置１は、第２のメモリ３のアドレスＡ２を、
Ａ２＝１００００＋２×Ａ１；
として算出し、このアドレスＡ２から２ワード分のデータを読み出す。そして、読み出したデータを第１のメモリ２の物理アドレスとして用いて、第１のメモリ２にアクセスする。

以上の手法をとれば、不良ブロックが幾つか存在してもそれらをアドレス変換テーブルから除外することで良品ブロックのみを使用することができ、柔軟に欠陥救済を行うことが可能である。
特開平１１−１２０７８８号公報

しかしながら、上述の従来手法には以下のような問題がある。

第１の問題は、ホスト装置の負担、ならびにメモリアクセスに付帯する動作のオーバーヘッドが大きいことである。

例えばホスト装置は、システムの立ち上げ毎に第１のメモリ２をスキャンし、第２のメモリ３上にアドレス変換テーブルを構築せねばならない。

また、データアクセスの際、ホスト装置は多数の工程を実施する必要がある。
図８の例を用いて説明すると、まずホスト装置１は、論理アドレスに演算を施して第２のメモリ３の物理アドレスを計算し、その結果をホスト装置１内部のアドレス用レジスタに取り込む。次いで、このレジスタの値を参照して第２のメモリ３に２回アクセスし、２ワード分のデータを取得して、ホスト装置１内部のレジスタに取り込む。更に今度は第１のメモリ２にアクセスする為、第２のメモリ３から取り込んだデータをアドレス用レジスタに転送し、しかる後にやっと第１のメモリ３にアクセスする。
このようなアクセス工程では、負荷の重いシステムバスやアドレス線、制御線を重複して駆動する必要があり、第１のメモリ２へのアクセス遅延が大きくなるとともに、消費電力が著しく増大する。

しかも、ホスト装置は、異なるメモリ容量や仕様のバリエーションに対応してこれらの操作を行う必要がある。すなわち、各々のメモリ毎にビット幅やエントリ数の異なるテーブルを用意する必要があり、扱いが煩雑である。

第２の問題は、従来手法を用いて救済できる不良モードには制限があることである。

例えばプロセス上の配線がショートしている場合など、不良ブロックにアクセスすること自体がシステムの安定性を損なう不良モードがある。

また、外部のホスト装置では不良か良品かを判定し難いケースも存在する。
例えば、第１のメモリ２において不良判定に使用されるマーク領域自体が不良や不定になっている場合である。このような不良ブロックが存在すると、外部のホスト装置からそのブロックにアクセスして不良判定を行うことができないため、上述のようなリマッピングでは対処できない。

こうした不良モードに対処するためには、結局、半導体チップ内部のヒューズを使用して従来型の冗長救済処理を施しておくしかないが、これでは従来と同様にヒューズ切断の手間がかかる上、ヒューズの占有面積が大きくなり、救済能力が低くなる。

第３の問題は、従来の手法ではアドレス変換テーブルの構築に時間を要するため、システムの起動が著しく遅くなることである。

例えば第２のメモリ３にアドレス変換テーブルを構築するためには、上述したように、第１のメモリ２のチップ固有の情報である不良ブロックへのアドレス情報を取得し、普段はそこにアクセスされぬように、良品ブロックへのポインタのみを第２のメモリ３上にマッピングしていく必要がある。
こうした処理は、通常システムの立ち上げの際に行われ、第１のメモリ２の記憶内容を一通りスキャンして、各ブロックの所定箇所に記録されている欠陥マークを参照しつつ、第２のメモリ３上に対応するポインタを記録していく作業等によって実施される。しかし、この工程には多大な時間がかかり、システムの起動に大きな遅延を与えてしまう。

第４の問題は、従来手法ではブロックそのものの欠陥に対する歩留まり向上に寄与し得ないことである。

ブロック自体の不良率の低減は、結局その内部の欠陥を、従来のヒューズによる欠陥救済手法で冗長セルと代替するしかない。しかしながら、従来の欠陥救済手法に従ってメモリアレイ単位でビット線またはワード線の置き換えを行ったのでは、メモリアレイ内に多数格納されているブロックの個々の内部欠陥を効率良く救済することはできない。

本発明はかかる事情に鑑みてなされたものであり、その目的は、メモリの欠陥を柔軟に救済することが可能であるとともに、欠陥救済に伴うアクセスの遅延や消費電力の増加を抑えることができる半導体記憶装置を提供することにある。

上記の目的を達成するため、本発明の半導体記憶装置は、記憶領域と該記憶領域とは異なる予備の記憶領域を有する第１のメモリ部と、上記第１のメモリ部と同一の半導体チップ上に形成され、上記第１のメモリ部内の記憶領域を指示するとともに前記予備の記憶領域に対応するポインタ及び上記第１のメモリ部の当該ポインタに対応する記憶領域に含まれる欠陥に関する欠陥情報を格納し、入力されるアドレスデータに応じて格納された上記ポインタ及び上記欠陥情報を同時に読み出す第２のメモリ部と、前記第２のメモリ部から読み出された上記欠陥情報を参照した結果、当該ポインタが指定する上記第１のメモリ部の記憶領域の位置が欠陥の存在する位置に該当する場合は、上記第１のメモリ部へのアクセスを、当該欠陥を含む記憶領域へのアクセスから上記ポインタに対応する予備の記憶領域へのアクセスに切り替えることにより、前記第１のメモリ部に対してデータの読み出しまたは書き込みを行わせる冗長救済回路とを有する。
本発明は、好適には、上記半導体チップへアドレスデータを入力する端子から、上記第２のメモリ部のアドレス入力端子へ信号を伝達する、上記半導体チップ上に形成された第１の回路と、上記第２のメモリ部のデータ読み出し端子から、上記第１のメモリ部のアドレス入力端子へ信号を伝達する、上記半導体チップ上に形成された第２の回路とを有する。

上記本発明によれば、上記第１のメモリ部内の記憶領域を指示するポインタが、上記第１のメモリ部と同一半導体チップ上に形成される上記第２のメモリ部に格納されている。上記第２のメモリ部において、入力アドレスデータに応じた記憶領域から上記ポインタが読み出されると、上記第１のメモリ部では、当該読み出されたポインタに応じた記憶領域においてデータの読み出しや書き込みが行われる。
このように、上記第１および第２のメモリ部が同一の半導体チップ上に形成されるため、上記第２のメモリ部を上記第１のメモリ部に合わせて自由に設計することが可能になる。例えば入力アドレスデータの一部や全部を上記第２のメモリ部の記憶領域に対応させ、アドレス演算等を行うことなく高速に上記第２のメモリ部から上記ポインタを読み出すことが可能になる。
また、上記第２のメモリ部からのポインタの読み出し、ならびに、当該ポインタに応じた上記第１のメモリ部へのアクセスは、上記半導体チップの外部のホスト装置とやり取りすることなく、上記半導体チップの内部の回路において実施可能になる。例えば、上記第１の回路や上記第２の回路を用いると、上記半導体チップへアドレスデータを入力する端子から上記第２のメモリ部のアドレス入力端子へ信号を伝達することや、上記第２のメモリ部のデータ読み出し端子から上記第１のメモリ部のアドレス入力端子へ信号を伝達することが、上記半導体チップの内部で可能になる。これにより、半導体チップ外部のバスや制御線を駆動したり、ホスト装置でデータを処理させるといった、時間および電力のロスを伴う工程が不要になり、高速かつ少ない電力で、上記第２のメモリ部を仲介した上記第１のメモリ部へのアクセスが可能になる。

なお、上記第２のメモリ部は、入力されるアドレスデータの一部もしくは全部によって指定される記憶領域から上記ポインタを読み出しても良い。上記第１のメモリ部は、上記ポインタの一部もしくは全部によって指定される記憶領域、または、上記ポインタの一部もしくは全部と上記第２のメモリ部に入力されない上記アドレスデータの残りの部分とを合わせたデータによって指定される記憶領域において、データの読み出しまたは書き込みを行っても良い。

また、上記本発明において、上記第２のメモリ部は、不揮発性メモリを含むものでも良い。
これにより、例えば製品の出荷前において、検査装置等を用いて上記第２のメモリ部の欠陥箇所を特定し、当該特定した欠陥箇所へのアクセスが回避されるように選ばれた適切なポインタを予め上記第２のメモリ部に格納することが可能になる。その結果、半導体チップ外部のホスト装置によってアドレス変換テーブルを構築する従来のリマッピング方法では特定できない不良箇所についても、効果的にアクセスを回避することが可能になる。従って、ヒューズを用いる従来の欠陥救済手法を併用する必要がなくなる。
しかも、従来のリマッピング方法のように、システム起動の度にアドレス変換テーブルを構築する必要がなくなるため、起動が高速になる。
なお、上記第１のメモリ部は、上記第２のメモリ部と共通の製造工程で上記半導体チップ上に形成される不揮発性メモリを含むものであることが望ましい。これにより、上記第２のメモリ部は、上記第１のメモリ部と記憶素子の製造工程を共有するため、工程数を増加させることなしに本発明の構成が実現される。
また、上記第２のメモリ部は、上記第１のメモリ部と比較して記憶素子の故障率が低い不揮発性メモリを含むものであることが望ましい。これにより、上記第２のメモリ部に格納されるポインタを用いて、上記第１のメモリ部の不良箇所へのアクセスをより確実に回避することが可能になる。上記第２のメモリ部の容量は上記第１のメモリ部と比較して非常に小さくて良いため、例えば上記第２のメモリ部における各記憶素子に故障率が低く占有面積が広い素子を用いる場合でも、全体的な回路面積の増加を微小に抑えつつ、動作マージンの向上と故障率の低減を図ることができる。

また、上記本発明において、上記第２のメモリ部は、起動時において上記半導体チップの外部から上記ポインタがロードされるＲＡＭを含むものでも良い。
上記構成は、例えば上記第１のメモリ部がＤＲＡＭであるときなど、上記半導体チップ上に不揮発性メモリを形成することが困難である若しくはコストの増大を招く場合に有効である。
この場合、上記第１のメモリ部および上記第２のメモリ部は、互いに共通の製造工程で上記半導体チップ上に形成されるＤＲＡＭであることが望ましい。これにより、工程数を増加させることなしに本発明の構成が実現される。
また、上記第２のメモリ部は、上記第１のメモリ部と比較して記憶素子の故障率が低いＤＲＡＭを含むものであることが望ましい。これにより、上記第２のメモリ部にロードされるポインタを用いて、上記第１のメモリ部の不良箇所へのアクセスをより確実に回避することが可能になる。

あるいは、上記第１のメモリ部は、上記入力されるアドレスデータによってアクセス対象として指定可能な記憶領域より多くの記憶領域を有しても良い。これにより、上記入力アドレスデータが、上記第２のメモリ部において上記ポインタを格納していないアドレスを指定する確率が小さくなる。

上記本発明において、上記第２のメモリ部は、上記ポインタとともに、上記第１のメモリ部の上記ポインタに対応する記憶領域に含まれる欠陥に関する欠陥情報を格納し、上記ポインタを読み出す際に当該ポインタに対応する欠陥情報を読み出している。これにより、上記ポインタに対応する記憶領域ごとに、当該記憶領域内の欠陥情報を高速に取得することが可能になる。
加えて、上記第１のメモリは、上記ポインタに対応する記憶領域ごとに予備の記憶領域を有しており、上記冗長救済回路は、上記欠陥情報において欠陥の位置を指定された場合、上記第１のメモリ部へのアクセスを、当該欠陥を含む記憶領域へのアクセスから上記予備の記憶領域へのアクセスに切り替えている。これにより、上記ポインタに対応する記憶領域の内部に欠陥が生じている場合、この欠陥位置へのアクセスを予備の記憶領域に切り替えることで、小さい単位の欠陥を効率的に救済することが可能になる。
また、上記第１のメモリ部は、誤り訂正符号化処理を施されたデータを格納しても良い。これにより、例えば１ビット単位といったより小さい単位の欠陥を効率的に救済することが可能になる。

本発明によれば、メモリの欠陥を柔軟に救済することが可能であるとともに、欠陥救済に伴うアクセスの遅延や消費電力の増加を抑えることができる。

以下、本発明を４つの実施形態について、図面を参照して説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。

図１に示す半導体記憶装置は、第１のメモリ部１２と、第２のメモリ部１３と、レジスタ１４および１５と、セレクタ１６と、入出力回路１７とを有しており、これらは共通の半導体チップ１１上に形成されている。
なお、第１のメモリ部１２は、本発明の第１のメモリ部の一実施形態である。
第２のメモリ部１３は、本発明の第２のメモリ部の一実施形態である。
レジスタ１４を含む回路は、本発明の第１の回路の一実施形態である。
レジスタ１５を含む回路は、本発明の第２の回路の一実施形態である。

第１のメモリ部１２は、ユーザーデータを記憶する本体メモリに相当するメモリ部である。本例では、約３２ｋ個のメモリブロックで構成されている。

第１のメモリ部１２の各メモリブロックは、例えば、文献“特開２０００−３４９２４８号公報”や“特開平０９−１１６１０７号公報”に記載されているような、１Ｃ型強誘電体メモリセルよりなるメモリユニット群で構成されており、１６セルを共通接続したメモリユニットがワード線方向に１ｋ個並べられている。すなわち、各メモリブロックの記憶容量は約２ｋバイト（１６ｋビット）である。また、第１のメモリ部１２全体では５１２Ｍビットの容量を持つ。

第１のメモリ部１２では、そのアドレスデコーダへの１５ビットのアドレス入力により、３２ｋのメモリブロックから１ブロックが選択される。読み出し時には、選択された１ブロック中のデータが１６ビットごとに順次シリアルに出力される。

第２のメモリ部１３は、第１のメモリ部１２内の記憶領域を指示するポインタを格納する。第２のメモリ部１３は、例えば文献“米国特許第４８７３６６４号明細書”に記載されるような、２Ｔ２Ｃ相補型の強誘電体メモリセル群で構成されている。２Ｔ２Ｃ型セルは、上述した１Ｃ型セルと比較してセル面積が大きいものの、動作マージンが大きく、故障率が低い。また２Ｔ２Ｃ型セルと１Ｃ型セルの記憶素子は同じ強誘電体キャパシタであり、両者は同一プロセスで製造することが可能である。従って第２のメモリ部１３を追加しても製造工程の数は変わらない。

第２のメモリ部１３は、例えば１５ビットの入出力を持ち、３２ｋワードよりなっている。従って、そのアドレスデコーダに１５ビットのアドレスデータを入力することで１ワードが選択され、１５ビットのデータが出力される。この場合、第２のメモリ部１３の容量は４８０ｋビットであり、第１のメモリ部１２より遥かに小さい。そのため、第２のメモリ部１３にセル面積の大きい２Ｔ２Ｃ型セルを用いても、さしたる面積の増加にならない。

レジスタ１４は、半導体チップ１１に入力されるアドレスデータをラッチし、第２のメモリ部１３に入力する。
レジスタ１５は、第２のメモリ部１３において読み出されるポインタをラッチし、第１のメモリ部１２にアドレスデータとして入力する。

入出力回路１７は、本半導体記憶装置の書き込みデータや読み出しデータを入出力する回路であり、本例では１６ビットの信号を入出力する。
セレクタ１６は、入出力回路１７の１６ビットの信号線を、第１のメモリ部１２または第２のメモリ部１３のデータ入出力端子に接続する。この接続の切り替えは、例えば半導体チップ１１外部から供給される図示しない制御信号に応じて行う。

ここで、上述した構成を有する図１に示す半導体装置の一動作例を説明する。

半導体チップ１１に１５ビットのアドレスデータが入力されると、このアドレスデータはレジスタ１４にラッチされ、第２のメモリ部１３のアドレスデコーダに入力される。
第２のメモリ部１３では、入力されるアドレスデータに対応した記憶領域から、第１のメモリ部１２へのポインタとなるデータが読み出され、レジスタ１５にラッチされる。
レジスタ１５にラッチされたデータは、第１のメモリ部１２のアドレスデータとしてそのアドレスデコーダに入力され、これにより、第１のメモリ部１２内の１つのメモリブロックが選択される。選択されたメモリブロックからは、合計２ｋバイトのデータが、１６ビット幅で順次シリアルにセレクタ１６に出力される。それらはそのまま１６ビットの読み出しデータとして入出力回路１７からの半導体チップ１１外部へ出力される。

以上はデータ読み出し時の動作であるが、データの書き込みの際も、第１のメモリ部１２内の１ブロックが全く同様の方法で選択され、その中に所望の２ｋバイト分のデータが、１６ビットづつシリアルに書き込まれる。

第２のメモリ部１３に格納される第１のメモリ部１２のポインタ群、すなわちアドレス変換テーブルは、前述のリマッピングで述べたように、第１のメモリ部１２に存在する不良ブロックをスキップするように構成されており、そのために不良ブロックのポインタはアドレス変換テーブルから削除されている。

第２のメモリ部１３にアドレス変換テーブルを書き込む際は、例えば半導体チップ１１外部から制御信号によってセレクタ１６の接続を切り替えて、入出力回路１７の１６ビットの信号線中１５ビットを第２のメモリ部１３に接続する。これにより、レジスタ１４に入力するアドレスデータに対応した第２のメモリ部１３の記憶領域に、入出力回路１７から入力する所望のデータが書き込まれる。

以上説明したように、図１に示す半導体記憶装置によれば、アドレス変換テーブルを格納する第２のメモリ部１３が本体メモリとしての第１のメモリ部１２と同一の半導体チップ１１上に搭載されるため、第２のメモリ部１３を第１のメモリ部１２にあわせて自由に設計することができる。従って、例えば半導体チップ１１外部から入力されるアドレスデータの一部もしくは全部をそのまま第２のメモリ部１３の記憶領域に対応させることが可能であり、それらを演算なしに第２のメモリ部１３のアドレスデコーダへ入力して、格納されるポインタを高速に取り出すことができる。これにより、従来のリマッピング方法のようなアドレス演算が不要になり、アクセス速度を高速化することができる。

また、図１に示す半導体記憶装置によれば、第２のメモリ部１３からポインタを読み出す処理や、読み出したポインタに応じて第１のメモリ部１２にアクセスする処理は、半導体チップ１１外部のホスト装置とやり取りすることなく、半導体チップ１１内部の回路において実施することが可能である。すなわち、半導体チップ１１へ入力されるアドレスデータをレジスタ１４経由で第２のメモリ部１３のアドレス入力端子に伝達し、第２のメモリ部１３から読み出されるポインタをレジスタ１５経由で第１のメモリ部１２のアドレス入力端子に伝達することにより、これらの処理を半導体チップ１１内部で実施することができる。これにより、半導体チップ１１外部の大きな容量性負荷を有するバスや制御線を駆動したり、ホスト装置でデータを処理させるといった、時間および電力のロスを伴う工程が不要になり、高速かつ少ない電力で、第２のメモリ部１３を仲介した第１のメモリ部１２へのアクセスが可能になる。

しかも、これらの処理は全て半導体記憶装置自身で実行されるため、外部のホスト装置は通常のメモリアクセス以外の余分な処理を一切必要としない。そのため、ホスト装置の処理負担を大幅に軽減することができる。

また、第２のメモリ部１３が半導体チップ１１に内蔵され、かつ第１のメモリ部１２のポインタが第２のメモリ部１３に適切に保存されている限り、第１のメモリ部１２にどのようなモードの不良が発生しても、外部からの不良箇所へのアクセスを完全に禁止できる。従って、不良モードに応じて従来のヒューズ等による冗長を併用する必要がなくなる。

なお、ここでいう「適切な保存」とは、検査装置等によって特定された第１のメモリ部１２の欠陥箇所に対してアクセスが行われないよう適切に選択された当該第１のメモリ部１２へのポインタを、半導体記憶装置の使用前（例えば製品出荷前）に、第２のメモリ部１３の不揮発性メモリへ予め書き込んでおくことを意味する。第２のメモリ部１３に不揮発性メモリを使用すれば、製造される個々の半導体記憶装置に対して上述のような「適切な保存」を容易に実施することができる。

また、第１のメモリ部１２が不揮発性メモリであれば、第２のメモリ部１３は第１のメモリ部１２と記憶素子の製造工程を共有することができるため、工程数を増加させずに済む。

更に、第２のメモリ部１３に第１のメモリ部１２と比較して記憶素子の故障率が低い不揮発性メモリを用いることにより、第２のメモリ部１３自身に欠陥を生じ難くできるため、第２のメモリ部１３のアドレス変換テーブルを参照して、第１のメモリ部１２の不良箇所に対するアクセスをより確実に回避することができる。
この場合、第２のメモリ部１３の記憶容量は、第１のメモリ部１２と比較して非常に小さくて良いため、第２のメモリ部１３に実効的なビットの占有面積が大きく故障率の低い不揮発性メモリを用いても、さしたるコストアップを伴うことはない。

また、図１に示す半導体記憶装置によれば、システムを起動する度にアドレス変換テーブルを再構築する必要がないため、従来のリマッピング方法のようなアドレス変換テーブルを構成する時間を無くして、システムの起動を高速化することができる。

ところで上述した構成の場合、１５ビットのアドレス範囲、すなわち１６進数で‘００００’〜‘７ＦＦＦ’の末尾付近には、第１のメモリ部１２に存在する不良ブロックの数だけ無効な領域が発生する。ユーザーが誤ってこの部分にアクセスすると、第１のメモリ部１２の不定な領域にアクセスが行われる可能性がある。これを避けるためには、例えば次に述べるように、無効なアドレス領域へのアクセスを禁止する手段を設ければ良い。

図２は、アクセス禁止回路を設けた本実施形態に係る半導体記憶装置の構成例を示す図である。
図２に示す半導体記憶装置は、図１に示す半導体記憶装置に、本発明の第１のアクセス禁止回路の一実施形態であるアクセス禁止回路２０を設けたものであり、他の構成は図１に示す半導体記憶装置と同じである。

図２に示す半導体記憶装置において、第２のメモリ部１３は、第１のメモリ部１２へのポインタを格納していない記憶領域に、所定の無効データを格納する。
アクセス禁止回路２０は、第２のメモリ部１３から読み出されるデータがこの所定の無効データであるか否かを判定し、無効データであると判定した場合、第１のメモリ部１２へのアクセスを禁止する。

例えば第２のメモリ部１３は、ポインタを格納していない記憶領域に第１のメモリ部１１の先頭アドレスを示すポインタとして、値‘０’のポインタを格納する。通常、アドレス変換テーブルにおいて値‘０’はテーブルの先頭に格納されているはずであり、テーブルの末尾付近に格納されることは有り得ない。そこで、アクセス禁止回路２０は、例えばレジスタ１４に格納されるアドレスデータの値が所定の値より大きく、かつ第２のメモリ部１３からポインタとして値‘０’のデータが出力された場合、エラーと判定して、第１のメモリ部１２へのアクセスを禁止する。

更に、こうしたケースが発生した際、アクセス禁止回路２０は、半導体チップ１１における特定のピンの値を変えるか、特定の値を出力する等により、ユーザーにエラーを通知することが望ましい。これにより、例えばホスト装置は、システムの起動時において、メモリに最低限保証されたアドレス範囲から先をスキャンして読み出しを行い、上記エラーが通知されたところでその一つ前を有効なアドレスの末尾と判定することが可能になる。

また、上述のようなアドレス禁止回路による方法とは別の解決策として、第１のメモリ部１２が、半導体チップ１１に入力されるアドレスデータによってアクセス対象として指定可能な記憶領域よりも多くの記憶領域を有するようにしても良い。
例えば、第１のメモリ部１２の容量に予備を設け、総ブロック数を３５ｋ個とする。その上で、第１のメモリ部１２の入力アドレスのビット数を１６ビットに増加させる。すなわち、第２のメモリ部１３の出力も１６ビットにする。このようにすれば、予備として設けた３ｋ個の記憶領域を越える欠陥が発生しない限り、第２のメモリ部１３のアドレス変換テーブルにおける１５ビットのアドレス範囲を第１のメモリ部１２内の正常なブロックに全て正しくマッピングできるため、上述のような無効領域へのアクセスは生じなくなる。

＜第２の実施形態＞
次に、本発明の第２の実施形態を説明する。
図３は、本発明の第２の実施形態に係る半導体記憶装置の構成の一例を示す図である。

図３に示す半導体記憶装置は、第１のメモリ部１２Ｂと、第２のメモリ部１３Ｂと、第３のメモリ部１８Ｂと、レジスタ１４Ｂ，１５Ｂおよび１９Ｂと、セレクタ１６Ｂと、入出力回路１７Ｂとを有しており、これらは共通の半導体チップ１１Ｂ上に形成されている。
なお、第１のメモリ部１２Ｂは、本発明の第１のメモリ部の一実施形態である。
第２のメモリ部１３Ｂは、本発明の第２のメモリ部の一実施形態である。
第３のメモリ部１８Ｂは、本発明の第３のメモリ部の一実施形態である。
レジスタ１４Ｂを含む回路は、本発明の第１の回路の一実施形態である。
レジスタ１５Ｂを含む回路は、本発明の第２の回路の一実施形態である。

第１のメモリ部１２Ｂは、ユーザーデータを記憶する本体メモリに相当するメモリ部である。本例では、５１２個のメモリブロックで構成されている。

第１のメモリ部１２Ｂは、例えば多値のＮＡＮＤ型フラッシュメモリを有しており、２ビットを記憶するメモリセルが１６ｋ個集まってアクセス単位である１枚のページを構成している。１ページのサイズは３２ｋビット（４ｋバイト）である。
一方、各メモリブロックは、６４枚のページで構成されており、１メモリブロックのサイズは２５６ｋバイトである。
フラッシュメモリへのアクセスはページ単位で行われるが、消去はメモリブロック単位で一括に行われる。メモリセルにトンネル酸化膜破壊等の欠陥があると、これを含むメモリブロックの全体に影響を及ぼすことが多いので、欠陥の管理はメモリブロック単位で行われる。

第１のメモリ部１２Ｂでは、そのアドレスデコーダへの９ビットのブロックアドレス入力および６ビットのページアドレス入力により、１枚のページが選択される。読み出し時には、選択された１ページ中のデータが１６ビットごとに順次シリアルに出力される。

第２のメモリ部１３Ｂは、起動時において、第１のメモリ部１２Ｂ内の記憶領域（メモリブロック）を指示するポインタを後述する第３のメモリ部１８Ｂから入力して格納する。
第２のメモリ部１３Ｂは、例えば、ＣＭＯＳ型のＳＲＡＭを有しており、通常の製造プロセスで容易に追加可能である。

第２のメモリ部１３Ｂは、例えば９ビットの入出力を持ち、５１２ワードよりなっている。従って、そのアドレスデコーダに９ビットのアドレスデータを入力することで１ワードが選択され、９ビットのデータが出力される。この場合、第２のメモリ部１３Ｂの容量は４．６ｋビットであり、第１のメモリ部１２Ｂより遥かに小さい。そのため、第２のメモリ部１３Ｂにセル面積の大きいＳＲＡＭを用いても、さしたる面積の増加にはならない。

第３のメモリ部１８Ｂは、半導体チップ１１Ｂ内にアドレス変換テーブルを保存する。第３のメモリ部１８Ｂは、例えば２値のＮＡＮＤ型フラッシュメモリであり、セルストリングとして直列接続されるメモリセルの個数を第１のメモリ部１２Ｂより減らしている。
２値型のＮＡＮＤ型フラッシュセルは、多値型に比較してセル面積が大きいものの、動作マージンが大きく、故障率が低い。２値型の記憶素子は多値型と同じ浮遊ゲートであり、両者は同一プロセスで製造することが可能である。従って、第３のメモリ部１８Ｂを追加しても製造工程数は変わらない。

レジスタ１４Ｂおよび１９Ｂは、半導体チップ１１に入力される１５ビットのアドレスデータをラッチするレジスタである。
レジスタ１４Ｂは、第１のメモリ部１２Ｂのメモリブロックアドレスに対応する９ビットのアドレスデータをラッチする。
レジスタ１９Ｂは、第１のメモリ部１２Ｂのページアドレスに対応する６ビットのアドレスデータをラッチする。

レジスタ１５Ｂは、第２のメモリ部１３Ｂにおいて読み出される第１のメモリ部１２Ｂのポインタをラッチし、第１のメモリ部１２Ｂにメモリブロックのアドレスデータとして入力する。

入出力回路１７Ｂは、本半導体記憶装置の書き込みデータや読み出しデータを入出力する回路であり、本例では１６ビットの信号を入出力する。
セレクタ１６Ｂは、入出力回路１７Ｂの１６ビットの信号線を、第１のメモリ部１２Ｂまたは第３のメモリ部１８Ｂのデータ入出力端子に接続する。この接続の切り替えは、例えば半導体チップ１１Ｂ外部から供給される図示しない制御信号に応じて行う。

ここで、上述した構成を有する図３に示す半導体記憶装置の一動作例を説明する。
半導体チップ１１Ｂに電源を投入すると、まず第３のメモリ部１８Ｂに保存されていたアドレス変換テーブルのデータが、第２のメモリ部１３Ｂに転送される。これらの転送はチップ内部で高速に行うことが可能である。それ以降は、このアドレス変換テーブルを介して第１のメモリ部１２Ｂがアクセスされる。

具体的には、半導体チップ１１Ｂに入力される１５ビットのアドレスデータは、レジスタ１４Ｂおよび１９Ｂにラッチされ、そのうち第１のメモリ部１２Ｂのメモリブロックアドレスに対応するレジスタ１４Ｂの９ビットが、第２のメモリ部１３Ｂのアドレスデコーダに入力される。これにより、第２のメモリ部１３Ｂからは、第１のメモリ部１２Ｂへのポインタとなるデータが出力され、レジスタ１５Ｂにラッチされる。このデータは、第１のメモリ部１２Ｂのメモリブロックアドレスに相当する。
レジスタ１５Ｂのメモリブロックアドレスは、レジスタ１９Ｂのページアドレスとともに、第１のメモリ部１２Ｂのアドレスデコーダに入力される。これにより、第１のメモリ部１２Ｂ内の１ページが選択され、これに含まれる合計４ｋバイトのデータが１６ビット幅で順次シリアルにセレクタ１６Ｂに出力される。それらは、そのまま１６ビットの読み出しデータとして入出力回路１７Ｂから半導体チップ１１Ｂ外部へ出力される。

以上はデータ読み出し時の動作であるが、データの書き込みの際も、第１のメモリ部１２Ｂ内の１ページが全く同様の方法で選択され、その中に所望の４ｋバイト分のデータが、１６ビットづつシリアルに書き込まれる。

第３のメモリ部１８Ｂに保存されるアドレス変換テーブルは、前述のリマッピングで述べたように、第１のメモリ部１２Ｂに存在する不良ブロックをスキップするように構成されており、そのために不良ブロックのポインタはデータから削除されている。
第３のメモリ部１８Ｂにアドレス変換テーブルの書き込む際は、例えば半導体チップ１１Ｂ外部から制御信号によってセレクタ１６Ｂの接続を切り替えて、入出力回路１７Ｂに入力される書き込みデータを第３のメモリ部１８Ｂに入力する。

以上説明したように、図３に示す半導体記憶装置によれば、電源投入時に半導体チップ１１Ｂ内の第３のメモリ部１８Ｂに保存されたアドレス変換テーブルが、ＳＲＡＭやＤＲＡＭなどによって構成された第２のメモリ部１３Ｂにロードされる。
そのため、図１や図２に示す半導体記憶装置のように第２のメモリ部を不揮発性メモリで構成する場合に比べてＲＡＭ部の占有面積がオーバーヘッドとなるが、一般にＤＲＡＭやＳＲＡＭは非常にアクセス速度が速いため、入力アドレスデータに応答した第１のメモリ部１２Ｂへのポインタ出力が高速になり、上述した実施形態に比較して更にアクセス速度の向上が可能である。

また、第１のメモリ部１２Ｂが不揮発性メモリであれば、第３のメモリ部１８Ｂは第１のメモリ部１２Ｂと記憶素子の製造工程を共有することが可能になり、工程数を増加させずに済む。

更に、第３のメモリ部１８Ｂに第１のメモリ部１２Ｂと比較して記憶素子の故障率が低い不揮発性メモリを用いることによって、第３のメモリ部１８Ｂ自身に欠陥を生じ難くできるため、第３のメモリ部１３Ｂのアドレス変換テーブルを参照して、第１のメモリ部１２Ｂの不良箇所に対するアクセスをより確実に回避することができる。

また、第２のメモリ部１３Ｂと第３のメモリ部１８Ｂとを同一の半導体チップ上に形成することによって、両者を半導体チップ内の非常に広いバスを用いて直結することが可能になり、第３のメモリ部１８Ｂから第２のメモリ部１３Ｂへ瞬時にアドレス変換テーブルをロードできる。従って、本実施形態においても、従来のリマッピング方法に比べて起動を高速化できる。

＜第３の実施形態＞
次に、本発明の第３の実施形態を説明する。
図４は、本発明の第３の実施形態に係る半導体記憶装置の構成の一例を示す図である。

図４に示す半導体記憶装置は、第１のメモリ部１２Ｃと、第２のメモリ部１３Ｃと、レジスタ１４Ｃ，１５Ｃおよび１９Ｃと、セレクタ１６Ｃと、入出力回路１７Ｃとを有しており、これらは共通の半導体チップ１１Ｃ上に形成されている。
なお、第１のメモリ部１２Ｃは、本発明の第１のメモリ部の一実施形態である。
第２のメモリ部１３Ｃは、本発明の第２のメモリ部の一実施形態である。
レジスタ１４Ｃを含む回路は、本発明の第１の回路の一実施形態である。
レジスタ１５Ｃを含む回路は、本発明の第２の回路の一実施形態である。

第１のメモリ部１２Ｃは、ユーザーデータを記憶する本体メモリに相当するメモリ部である。本例では、１２８ｋ行のローと１２８列のカラムで構成されている。

第１のメモリ部１２Ｃのメモリセルは、例えば１Ｔ１Ｃ型セル（１つのトランジスタと１つのキャパシタで構成されるＤＲＡＭセル）であり、本例では３２ビット幅の入出力を持つ。従って、一行に相当するページサイズは１２８ワード、すなわち４ｋビットである。
第１のメモリ部１２Ｃでは、１７ビットのローアドレスによって１２８ｋ行から一行、すなわち１ページが選択され、７ビットのカラムアドレスによって１２８列から１列が選択される。読み出し時には、選択された１ワード３２ビットのデータが入出力回路１７Ｃより出力される。

第２のメモリ部１３Ｃは、第１のメモリ部１２Ｃ内の記憶領域（ページ）を指示するポインタを格納する。
第２のメモリ部１３Ｃも第１のメモリ部１２Ｃと同様にＤＲＡＭであるが、そのメモリセルは例えば２Ｔ２Ｃ相補型セル（２つのトランジスタと２つのキャパシタで構成されるＤＲＡＭセル）である。また、好ましくは、そのキャパシタサイズが第１のメモリ部１２Ｃのものより大きく設計される。

２Ｔ２Ｃ型セルは１Ｔ１Ｃ型セルに比較して面積が大きいものの、動作マージンが大きく、故障率が低い特徴を持つ。記憶素子は両者ともキャパシタであり、両者は同一プロセスで製造することが可能である。従って第２のメモリ部１３Ｃを追加しても製造工程数は変わらない。

第２のメモリ部１３Ｃは、例えば１７ビットの入出力を持ち、１２８ｋワードよりなっている。従って、そのアドレスデコーダに１７ビットのアドレスデータを入力することで１ワードが選択され、１７ビットのデータが出力される。第２のメモリ部１３Ｃの容量は約２Ｍビットであり、第１のメモリ部１２Ｃより遥かに小さい。そのため、第２のメモリ部１３Ｃにセル面積の大きい２Ｔ２Ｃ型を用いても、さしたる面積の増加にはならない。

レジスタ１４Ｃおよび１９Ｃは、半導体チップ１１に入力される２４ビットのアドレスデータをラッチするレジスタである。
レジスタ１４Ｃは、第１のメモリ部１２Ｃのローアドレスに対応する１７ビットのアドレスデータをラッチする。
レジスタ１９Ｃは、第１のメモリ部１２Ｃのカラムアドレスに対応する７ビットのアドレスデータをラッチする。

レジスタ１５Ｃは、第２のメモリ部１３Ｃにおいて読み出される第１のメモリ部１２Ｃのポインタをラッチし、第１のメモリ部１２Ｃにローアドレスのアドレスデータとして入力する。

入出力回路１７Ｃは、本半導体記憶装置の書き込みデータや読み出しデータを入出力する回路であり、本例では３２ビットの信号を入出力する。
セレクタ１６Ｃは、入出力回路１７Ｃの３２ビットの信号線を、第１のメモリ部１２Ｃまたは第２のメモリ部１３Ｃのデータ入出力端子に接続する。この接続の切り替えは、例えば半導体チップ１１Ｃ外部から供給される図示しない制御信号に応じて行う。

ここで、上述した構成を有する図４に示す半導体記憶装置の一動作例を説明する。

半導体チップ１１Ｃ外部の図示しないホスト装置は、その起動時に、図示しない外部の不揮発性メモリから、第１のメモリ部１２Ｃへのポインタよりなるアドレス変換テーブルのデータを、第２のメモリ部１３Ｃに転送する。このとき、図示しない制御信号によって入出力回路１７Ｃと第２のメモリ部１３Ｃとを接続するようにセレクタ１６Ｃが制御され、入出力回路１７Ｃから入力されるアドレス変換テーブルのデータが第２のメモリ部１３Ｃに入力され、書き込まれる。
第２のメモリ部１３Ｃにアドレス変換テーブルが転送されると、以降は、この変換テーブルを介して第１のメモリ部１２Ｃがアクセスされる。

具体的には、半導体チップ１１Ｃに入力される２４ビットのアドレスデータは、レジスタ１４Ｃおよび１９Ｃにラッチされ、そのうち第１のメモリ部１２Ｃのローアドレスに対応するレジスタ１４Ｃの１７ビットが、第２のメモリ部１３Ｃのアドレスデコーダに入力される。これにより、第２のメモリ部１３Ｃからは、第１のメモリ部１２Ｃへのポインタとなるデータが出力され、レジスタ１５Ｃにラッチされる。このデータは、第１のメモリ部１２Ｃのローアドレスに相当する。
レジスタ１５Ｃのローアドレスは、レジスタ１９Ｃのカラムアドレスとともに第１のメモリ部１２Ｃのアドレスデコーダに入力され、これにより、第１のメモリ部１２Ｃ内の１ワードが選択されて、３２ビット（４バイト）のデータがセレクタ１６Ｃに出力される。それらはそのまま３２ビットの読み出しデータとして入出力回路１７Ｃから半導体チップ１１Ｃ外部へ出力される。

以上はデータ読み出し時の動作であるが、データ書き込みの際も、第１のメモリ部１２Ｃ内の１ワードが全く同様の方法で選択され、その中に３２ビットのデータが書き込まれる。

第２のメモリ部１３Ｃに外部からロードされるアドレス変換テーブルは、前述のリマッピングで述べたように、第１のメモリ部１２Ｃに存在する不良ブロックをスキップするように構成されており、そのために不良ブロックのポインタはアドレス変換テーブルから削除されている。

以上説明したように、図４に示す半導体記憶装置によれば、第２のメモリ部１３ＣにＳＲＡＭやＤＲＡＭ等のＲＡＭが用いられており、起動時に半導体チップの外部から第２のメモリ部１３Ｃに対して第１のメモリ部１２Ｃへのポインタがロードされる。
そのため、例えば第１のメモリ部１２ＣがＤＲＡＭであるときなど、半導体チップ１１Ｃ上に不揮発性メモリを形成することが困難である若しくはコストの増大を招く場合、上記の構成は特に有効である。

また、第１のメモリ部１２Ｃおよび第２のメモリ部１３Ｃを、互いに共通の製造工程で半導体チップ上に形成されるＤＲＡＭとすることによって、製造工程が共通化されるため、工程数を増加させることなしに上記構成を実現することができる。

また、第２のメモリ部１３Ｃとして、第１のメモリ部１２Ｃに比べて記憶素子の故障率が低いＤＲＡＭセル（例えば２Ｔ２Ｃ型セル）を用いることによって、第２のメモリ部１３Ｃにおいて欠陥を生じ難くできるため、第２のメモリ部１３Ｃのアドレス変換テーブルを参照して、第１のメモリ部１２Ｃの不良箇所に対するアクセスをより確実に回避することができる。
なお、第１のメモリ部１２Ｃおよび第２のメモリ部１３ＣにＤＲＡＭを用いる場合、上記の手法を用いてデータ保持能力の低いページやメモリブロックへのアクセスを回避すれば、半導体記憶装置全体のデータ保持能力を高めてリフレッシュ頻度を減らすことができるため、待機時の消費電力を低減させることも可能である。

＜第４の実施形態＞
次に、本発明の第４の実施形態について述べる。
図５は、本発明の第４の実施例に係る半導体記憶装置の構成の一例を示す図である。

図５に示す半導体記憶装置は、第１のメモリ部１２Ｄと、第２のメモリ部１３Ｄと、レジスタ１４Ｄ，１５Ｄ，２１Ｄおよび２２Ｄと、セレクタ１６Ｄと、入出力回路１７Ｄと、冗長救済回路２０Ｄとを有しており、これらは共通の半導体チップ１１Ｄ上に形成されている。
なお、第１のメモリ部１２Ｄは、本発明の第１のメモリ部の一実施形態である。
第２のメモリ部１３Ｄは、本発明の第２のメモリ部の一実施形態である。
レジスタ１４Ｄを含む回路は、本発明の第１の回路の一実施形態である。
レジスタ１５Ｄを含む回路は、本発明の第２の回路の一実施形態である。
冗長救済回路２０Ｄは、本発明の第２のアクセス禁止回路の一実施形態である。

第１のメモリ部１２Ｄは、ユーザーデータを記憶する本体メモリに相当するメモリ部である。本例では、約３２ｋ個のメモリブロックで構成されている。

第１のメモリ部１２Ｄの各メモリブロックは、上述した第１のメモリ部１２（図１）と同様に、１Ｃ型強誘電体メモリセルよりなるメモリユニット群で構成されている。１６セルを共通接続したメモリユニットがワード線方向に１ｋ個並べられており、更にその延長上に３２個のメモリユニットが欠陥救済用の予備として配置されている。各メモリブロックは、データ領域として約２ｋバイト、予備領域として６４バイトの記憶領域を有する。第１のメモリ部１２Ｄの全体では、約５２８Ｍビットの容量を持つ。

第１のメモリ部１２Ｄでは、そのアドレスデコーダへの１５ビットのアドレス入力により、３２ｋのメモリブロックから１ブロックが選択される。読み出し時にはその中のデータが１６ビットごとに順次シリアルに出力される。

第２のメモリ部１３Ｄは、第１のメモリ部１２Ｄ内の記憶領域を指示するポインタを格納するとともに、当該ポインタに対応する記憶領域に含まれる欠陥に関する情報を格納する。第２のメモリ部１３Ｄは、ポインタを読み出す際に当該ポインタに対応する欠陥情報も読み出す。

第２のメモリ部１３Ｄは、例えば上述した第２のメモリ部１３（図１）と同様に２Ｔ２Ｃ相補型の強誘電体メモリセル群で構成されており、第１のメモリ部１２Ｄと比較して故障率が低い。

第２のメモリ部１３Ｄは、例えばアドレス変換テーブル用に１５ビット、欠陥情報用に３２ビットの入出力を持ち、３２ｋワードよりなっている。従って、そのアドレスデコーダに１５ビットを入力することで１ワードが選択され、（１５＋３２）ビットのデータが出力される。この場合、第２のメモリ部１３Ｄの容量は約１．５Ｍビットであり、第１のメモリ部１２Ｄより遥かに小さい。そのため、セル面積の大きい２Ｔ２Ｃ型セルを用いても、さしたる面積の増加にはならない。

冗長救済回路２０Ｄは、第２のメモリ部１３Ｄから読み出される欠陥情報において欠陥の位置を指定された場合、当該指定された位置へのアクセスを禁止する。そして、第１のメモリ部１１Ｄへのアクセスを、当該欠陥を含むデータ領域へのアクセスから予備領域へのアクセスに切り替える。

図６は、冗長救済回路２０Ｄの構成の一例を示す図である。
図６に示す冗長救済回路２０Ｄは、レジスタ３１および３２と、セレクタ３３と、カウンタ３５と、比較判定回路３６−１〜３６−４と、スイッチ３７とを有する。

レジスタ３１は、第１のメモリ部１２Ｄにおける１メモリブロックのうち、データ領域の入出力データをラッチする。

レジスタ３２は、第１のメモリ部１２Ｄにおける１メモリブロックのうち、予備領域の入出力データをラッチする。
レジスタ３２は、各１６バイトの４つの予備領域３２−１〜３２−４に分割されており、それぞれ後述する比較判定回路３６−１〜３６−４を介して入出力端子３８に接続される。

レジスタ２１Ｄは、第２のメモリ部１３Ｄから読み出される４つの欠陥情報３４−１〜３４−４を保持する。欠陥情報３４−１〜３４−４は、メモリブロック内の欠陥の位置を示す７ビットの位置データと、この位置データが示す位置に欠陥が存在するか否かを示す１ビットのフラグデータとをそれぞれ含んでいる。欠陥情報３４−１〜３４−４は、それぞれ予備領域３２−１〜３２−４に対応しており、ある欠陥情報に基づいて欠陥の救済を行う場合、その欠陥情報に対応する予備領域が欠陥の救済に用いられる。

セレクタ３３は、第１のメモリ部１２Ｄにおけるデータ領域の入出力データを１６バイトごとに１２８の領域に分割し、当該分割した１２８領域のうち何れか１つの領域を選択して、当該選択領域のデータをスイッチ３７より入力または出力させる。何れの領域を選択するかは、７ビットカウンタ３５の値に応じて決定する。

カウンタ３５は、上述した１２８領域をセレクタ３３において順次に選択させるため７ビットのカウント値を生成する。

比較判定回路３６−ｎ（ｎは１から４の整数を示す）は、レジスタ２１に保持される欠陥情報３４−ｎをそれぞれ入力し、これに含まれる位置データがカウンタ３５のカウント値と等しく、かつフラグデータが有効（欠陥が存在する場合に‘有効’、存在しない場合に‘無効’とする）の場合に、スイッチ３７をオフさせて、レジスタ３２の領域３２−ｎと入出力端子３８とを接続する。位置データがカウンタ３５のカウント値と等しくない場合、またはフラグデータが有効でない場合は、領域３２−ｎと入出力端子３８との接続を遮断して、スイッチ３７をオンさせる。

スイッチ３７は、比較判定回路３６−１〜３６−４の制御に従って、セレクタ３３と入出力端子３８との接続をオンまたはオフする。

図６に示す冗長救済回路２０Ｄによると、レジスタ３１の１２８領域のデータは、７ビットのカウンタ３５に従ってセレクタ３３に順次に選択され、１６ビットづつシリアルにセレクタ３３から入力もしくは出力される。一方、比較判定回路３６−ｎでは、カウンタ３５のカウント値と欠陥情報３４−ｎの位置データとが比較され、当該比較結果ならびにフラグデータの状態に基づいて、データ領域のレジスタ３１または予備領域のレジスタ３２の一方が、入出力端子３８よりアクセス可能な状態になる。すなわち、位置データとカウント値とが一致し、かつフラグデータが有効である場合は、レジスタ３２の領域３２−ｎが入出力端子３８に接続されるとともに、スイッチ３７がオフする。逆に、欠陥情報３４−ｎの位置データがカウント値に一致しない場合やフラグデータが有効でない場合は、領域３２−ｎと入出力端子３８とが切断されるととももに、スイッチ３７がオンし、セレクタ３３によって選択中のデータ領域が入出力端子３８を介してアクセス可能になる。
以上が、冗長救済回路２０Ｄの説明である。

図５に戻る。
レジスタ１４Ｄは、半導体チップ１１Ｄに入力されるアドレスデータをラッチし、第２のメモリ部１３Ｄに入力する。
レジスタ１５Ｄは、第２のメモリ部１３Ｄにおいて読み出されるポインタをラッチし、第１のメモリ部１２にアドレスデータとして入力する。
レジスタ２１Ｄは、図６の説明で述べたように、第２のメモリ部１３Ｄにおいて読み出される８ビットの欠陥情報を４個ラッチする。
レジスタ２２Ｄは、セレクタ１６Ｄを介して入出力回路１７Ｄから入力され、第２のメモリ部１３Ｄに書き込まれるデータ（ポインタ＋欠陥情報）を格納する。

入出力回路１７Ｄは、本半導体記憶装置の書き込みデータや読み出しデータを入出力する回路であり、本例では１６ビットの信号を入出力する。
セレクタ１６Ｄは、入出力回路１７Ｄの１６ビットの信号線を、第１のメモリ部１２Ｄまたはレジスタ２２Ｄのデータ入出力端子に接続する。この接続の切り替えは、例えば半導体チップ１１Ｄ外部から供給される図示しない制御信号に応じて行う。

ここで、上述した構成を有する図５に示す半導体記憶装置の一動作例を説明する。

半導体チップ１１Ｄに１５ビットのアドレスデータが入力されると、このアドレスデータはレジスタ１４Ｄにラッチされ、第２のメモリ部１３Ｄのアドレスデコーダに入力される。
第２のメモリ部１３Ｄからは、入力のアドレスデータに対応した記憶領域から、第１のメモリ部１２Ｄへのポインタとなるデータが出力され、レジスタ１５Ｄにラッチされる。また、第２のメモリ部１３Ｄからは、当該ポインタが示すメモリブロック内の欠陥箇所を記載した欠陥情報が同時に出力され、レジスタ２１Ｄにラッチされる。

レジスタ１５Ｄのポインタは、第１のメモリ部１２Ｄのアドレスデコーダに入力され、これによって１つのメモリブロックが選択されて、合計２．１ｋバイトのデータが冗長救済回路２０Ｄに出力される。冗長救済回路２０Ｄはレジスタ２１Ｄの欠陥情報を参照して、先に述べた動作により、選択されたメモリブロック内部の欠陥救済を実施する。これにより、データ領域における不良のメモリユニットが非選択となり、代わりに予備領域中のメモリユニットが選択状態となって、当該選択されたメモリユニットの格納データが１６ビットづつシリアルに入出力回路１７Ｄより出力される。

以上はデータ読み出し時の動作であるが、データの書き込みの際も、第１のメモリ部１２Ｄ内における１つのメモリブロックが全く同様の方法で選択され、更に、その内部の不良メモリユニットが予備領域のメモリユニットに代わって選択状態となる。その状態で、所望の領域に、所望の２ｋバイト分のデータが、１６ビットづつシリアルに書き込まれる。

第２のメモリ部１３Ｄに格納されるアドレス変換テーブルは、前述のリマッピングで述べたように、第１のメモリ部１２Ｄに存在する不良ブロックをスキップするように構成されており、そのために不良ブロックのポインタはアドレス変換テーブルから削除されている。

第２のメモリ部１３Ｄにアドレス変換テーブルを書き込む際は、例えば半導体チップ１１外部から制御信号によってセレクタ１６の接続を切り替えて、入出力回路１７Ｄの信号線をレジスタ２２Ｄに接続する。そして、入出力回路１７Ｄから３回に分けて４７ビットのデータを送信して、これをレジスタ２２Ｄにラッチさせ、第２のメモリ部１３Ｄに書き込む。これにより、所望のアドレス変換テーブルを第２のメモリ部１３Ｄに書き込むことができる。

以上説明したように、図５に示す半導体記憶装置によれば、第２のメモリ部１３Ｄに第１のメモリ部１２Ｄへのポインタとセットにして当該ポインタに対応する記憶領域内の欠陥情報を保存するため、ポインタと欠陥情報のセットを一回のメモリアクセスで同時に取得することが可能になる。これにより、アクセス対象とするメモリブロック毎に独立した欠陥情報を、動作上のオーバーヘッドなしに瞬時に取得することが可能になり、それはメモリブロック毎の独立した欠陥箇所の高速な救済を可能にする。その結果、従来行われているメモリアレイレベルでのビット線やワード線ごとの冗長救済と比較して、遥かに高い救済能力を提供することができ、メモリブロックの初期不良率そのものを劇的に低減させることができる。すなわち、第２のメモリ部１３Ｄに格納されるアドレス変換テーブルの参照によって不良ブロックへのアクセスを回避しつつ、その上更に、ポインタとセットになった欠陥情報に基づいてアクセス対象のメモリブロック内部の不良ユニットを効率的に救済することが可能になる。

なお、このような冗長救済はＥＣＣによる符号化訂正と組み合わせて、更に欠陥救済効率を高めることが可能である。例えば、図６に示す冗長救済回路２０Ｄでは、冗長救済の結果として１６バイトのデータ領域もしくは予備領域が選択されるが、この１６バイト単位で更にパリティを持たせ、符号化訂正をかけると良い。図７にその概念図を示す。ここでは１６ビットのデータ４１に対して１ビットのパリティ４２を付加することにより、１６ビット中の１ビットの訂正を可能にしている。

例えば１６バイトの領域内に複数ビットの不良があるものは冗長救済回路２０Ｄによって予備と置換し、１ビットづつ散在した不良はＥＣＣによる符号化訂正により訂正を行う。これらでも訂正しきれない、程度の悪いメモリブロックは、アドレス変換テーブルから削除して、アクセスを禁止する。

従来のビット線単位やワード線単位の冗長救済のみで、１Ｇビットレベルの容量を持つ大容量の半導体記憶装置が９０％のチップ歩留まりを得るには、例えば１０^-7以下にセルの不良発生率を抑える必要がある。しかし、このように三種類の救済手法を組み合わせれば、例えば１０^-3程度のセル不良発生率でも同じ歩留まりを得ることが可能になる。ＥＣＣのみの救済手法では、局部的に欠陥が集中する場合に対処不能であるが、本実施形態の手法を採用すればどのようなタイプの欠陥であっても対処できる。従って、大容量メモリの製造歩留まりを飛躍的に高めることが可能である。

以上、本発明を幾つかの実施形態に分けて説明したが、本発明はこれらの形態にのみ限定されるものではなく、種々のバリエーションを含む。

例えば、上述の実施形態において挙げた数値（記憶容量、ビット長など）は説明上の一例であり、本発明はこれに限定されない。すなわち、本発明では、これらを任意の数値に置き換えても良い。

また、上述の実施形態において挙げたメモリの種類（強誘電体メモリ、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ等）についても、説明上の一例であり、他の種々のメモリを本発明に適用しても良い。
例えば、上述の実施形態において用いられている不揮発性メモリは強誘電体メモリやフラッシュメモリに限られるものではなく、ＭＲＡＭ（magnetic random access memory）やＯＵＭ（ovonic unified memory）、ＲＲＡＭ（resistance random access memory）などを用いても良い。

また、上述の実施形態では、第１のメモリ部とポインタ格納用の第２または第３のメモリ部を、同一の製造工程を経ながら故障率の異なる２種のメモリで構成する例を述べた。
同じ記憶素子を持ち、同一の製造工程で作製することが可能であり、かつ故障率の異なるメモリの組み合わせとしては、例えば以下のようなものが挙げられる。何れも、後者は前者と比較して集積度が低いものの、動作マージンが大きく、その分だけ故障率が低い。
（例１）
第１のメモリ…単体セルで１ビットを記憶するメモリ；
第２または第３のメモリ…２セルで１ビットを記憶する相補型メモリ；
（例２）
第１のメモリ…記憶素子面積の小さなメモリ；
第２または第３のメモリ…記憶素子面積の大きなメモリ；
（例３）
第１のメモリ…多値メモリ；
第２または第３のメモリ…２値メモリ；
（例４）
第１のメモリ…セルごとに選択トランジスタを設置されないメモリ；
第２または第３のメモリ…セルごとに選択トランジスタが設置されたメモリ；

より具体的には、例えば以下のようなものが挙げられる。
（例５）
第１のメモリ…１Ｔ１Ｃ型ＤＲＡＭ；
第２または第３のメモリ…２Ｔ２Ｃ相補型ＤＲＡＭまたは第１のメモリよりキャパシタ面積の大きなＤＲＡＭ；
（例６）
第１のメモリ…１Ｔ１Ｃ型ＦｅＲＡＭ；
第２または第３のメモリ…２Ｔ２Ｃ相補型ＦｅＲＡＭまたは第１のメモリよりキャパシタ面積の大きなＦｅＲＡＭ；
（例７）
第１のメモリ…１Ｃ型ＦｅＲＡＭ；
第２または第３のメモリ…１Ｔ１Ｃ型ＦｅＲＡＭまたは２Ｔ２Ｃ型相補型ＦｅＲＡＭまたは第１のメモリよりキャパシタ面積の大きなＦｅＲＡＭ；
（例８）
第１のメモリ…多値記憶のフラッシュメモリ；
第２または第３のメモリ…２値記憶のフラッシュメモリ；
（例９）
第１のメモリ…ＮＡＮＤ型フラッシュメモリ；
第２または第３のメモリ…セルストリングへの直列接続セル数の少ないＮＡＮＤ型フラッシュメモリ；

また本明細書では、理解を容易にするため、本発明を４つの実施形態に分けて説明しているが、本発明はこれに限られるものではなく、各実施形態の構成要素を任意に組み合わせても、本発明は実現可能である。

第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。アクセス禁止回路を設けた半導体記憶装置の構成例を示す図である。第２の実施形態に係る半導体記憶装置の構成の一例を示す図である。第３の実施形態に係る半導体記憶装置の構成の一例を示す図である。第４の実施例に係る半導体記憶装置の構成の一例を示す図である。冗長救済回路の構成の一例を示す図である。図５に示す半導体記憶装置の格納データに誤り訂正符号化処理を施す例を示す図である。リマッピングを行う一般的なシステムの構成例を示す図である。図８に示すシステムにおけるリマッピングの概念図である。

符号の説明

１１，１１Ｂ，１１Ｃ，１１Ｄ…半導体チップ、１２，１２Ｂ，１２Ｃ，１２Ｄ…第１のメモリ部、１３，１３Ｂ，１３Ｃ，１３Ｄ…第２のメモリ部、１４，１５，１９Ｂ，１９Ｃ，２１Ｄ，２２Ｄ，３１，３２…レジスタ、１６，１６Ｂ，１６Ｃ，１６Ｄ，３３…セレクタ、１７，１７Ｂ，１７Ｃ，１７Ｄ…入出力回路、１８Ｂ…第３のメモリ部、２０…アクセス禁止回路、２０Ｄ…冗長救済回路、３５…カウンタ、３６−１〜３６−４…比較判定回路、３７…スイッチ

Claims

記憶領域と該記憶領域とは異なる予備の記憶領域を有する第１のメモリ部と、
上記第１のメモリ部と同一の半導体チップ上に形成され、上記第１のメモリ部内の記憶領域を指示するとともに前記予備の記憶領域に対応するポインタ及び上記第１のメモリ部の当該ポインタに対応する記憶領域に含まれる欠陥に関する欠陥情報を格納し、入力されるアドレスデータに応じて格納された上記ポインタ及び上記欠陥情報を同時に読み出す第２のメモリ部と、
前記第２のメモリ部から読み出された上記欠陥情報を参照した結果、当該ポインタが指定する上記第１のメモリ部の記憶領域の位置が欠陥の存在する位置に該当する場合は、上記第１のメモリ部へのアクセスを、当該欠陥を含む記憶領域へのアクセスから上記ポインタに対応する予備の記憶領域へのアクセスに切り替えることにより、前記第１のメモリ部に対してデータの読み出しまたは書き込みを行わせる冗長救済回路と
を有する
半導体記憶装置。
上記半導体チップへアドレスデータを入力する端子から、上記第２のメモリ部のアドレス入力端子へ信号を伝達する、上記半導体チップ上に形成された第１の回路と、
上記第２のメモリ部のデータ読み出し端子から、上記第１のメモリ部のアドレス入力端子へ信号を伝達する、上記半導体チップ上に形成された第２の回路と、
を有する、
請求項１に記載の半導体記憶装置。
上記第２のメモリ部は、入力されるアドレスデータの一部もしくは全部によって指定される記憶領域から上記ポインタを読み出し、
上記第１のメモリ部は、上記ポインタの一部もしくは全部によって指定される記憶領域、または、上記ポインタの一部もしくは全部と上記第２のメモリ部に入力されない上記アドレスデータの残りの部分とを合わせたデータによって指定される記憶領域において、データの読み出しまたは書き込みを行う、
請求項１に記載の半導体記憶装置。
上記第２のメモリ部は、不揮発性メモリを含む、
請求項１に記載の半導体記憶装置。
上記第１のメモリ部は、上記第２のメモリ部と共通の製造工程で上記半導体チップ上に形成される不揮発性メモリを含む、
請求項４に記載の半導体記憶装置。
上記第２のメモリ部は、上記第１のメモリ部と比較して記憶素子の故障率が低い不揮発性メモリを含む、
請求項５に記載の半導体記憶装置。
上記第２のメモリ部は、起動時において上記半導体チップの外部から上記ポインタがロードされるＲＡＭ（random access memory）を含む、
請求項１に記載の半導体記憶装置。
上記第１のメモリ部および上記第２のメモリ部は、互いに共通の製造工程で上記半導体チップ上に形成されるＤＲＡＭ（dynamic random access memory）をそれぞれ含む、
請求項７に記載の半導体記憶装置。
上記第２のメモリ部は、上記第１のメモリ部と比較して記憶素子の故障率が低いＤＲＡＭを含む、
請求項８に記載の半導体記憶装置。
上記第１のメモリ部は、上記入力されるアドレスデータによってアクセス対象として指定可能な記憶領域より多くの記憶領域を有する、
請求項１に記載の半導体記憶装置。
上記第１のメモリ部は、誤り訂正符号化処理を施されたデータを格納する、
請求項１に記載の半導体記憶装置。