JP2007257791A

JP2007257791A - 半導体記憶装置

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Publication number: JP2007257791A
Application number: JP2006083335A
Authority: JP
Inventors: Satoshi Eto; 聡江渡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2007-10-04
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Abstract

【課題】本発明は、ＥＣＣメモリから最小限の変更で構成可能な冗長機能付き半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、２の冪乗である所定ビット数のデータの一部又は全部である第１のデータと該所定ビット数のデータをエラー訂正するに必要なビット数の第２のデータとを並列に入出力するメモリと、メモリに供給されるアドレス信号に応じて冗長切換情報を出力する冗長切換情報提供手段と、該第１のデータのビット数と同数の入出力端とメモリとの間に設けられ、入出力端のあるビットをメモリの第１のデータの対応ビットに結合する第１の経路と入出力端の該ビットをメモリの第２のデータの所定のビットに結合する第２の経路とを有し、冗長切換情報に応じて該第１の経路と第２の経路との何れかを選択的に提供する冗長コントロール手段を含むことを特徴とする。
【選択図】図１

Description

本発明は、一般に半導体記憶装置に関し、詳しくは冗長機能を有した半導体記憶装置に関する。

半導体記憶装置において、エラーを救済する方式としては、予備のメモリセルを利用した冗長方式とエラー訂正コード（ＥＣＣ：Error Correcting Code）を利用したデータ訂正方式とがある。

冗長機能付きの半導体記憶装置においては、欠陥メモリセルが存在する場合には、それを予備のメモリセルである冗長メモリセルで置き換え、欠陥メモリセルのアドレスに対するアクセスを冗長メモリセルに振り替えることで、欠陥メモリセルのアドレスを救済する処理が行われる。欠陥のあるメモリセルを冗長メモリセルで置き換える為には、欠陥のあるメモリセルのアドレスを記憶しなければならない。一般的な冗長システムではフューズを設け、フューズの状態（切断／非切断）により欠陥アドレスを記憶する。

ＥＣＣによるデータ訂正機能を有したＥＣＣメモリ（Error Check and Correct Memory）においては、書き込み対象であるデータからエラー訂正用の冗長ビットを計算し、計算された冗長ビットを書き込み対象であるデータとともにメモリコアに格納する。読み出し時には、読み出したデータ及び冗長ビットにより、データ（及び冗長ビット）にエラーがあるか否かを検出し、エラーがある場合にはエラー訂正を行う。例えばハミング符号を用いてエラー訂正を実現する場合には、符号中に１ビットの誤りが発生した場合にエラー訂正が可能であり、２ビットの誤りが発生した場合にエラー検出が可能である。

ハミング符号を使用する場合、データが８ビット幅なら４ビットが冗長ビットとして必要であり、更にデータが１６ビット幅なら５ビット、データが３２ビット幅なら６ビット、データが６４ビット幅なら７ビットが冗長ビットとして必要となる。データビットのビット数に対するエラー訂正ビットのビット数の比率が小さい方が、メモリ使用効率は高くなる。これを考慮して、例えば外部との書き込み／読み出し動作のデータビット幅が３２ビットの場合でも、メモリコアに対しては６４ビットのデータビット幅でデータ書き込み／読み出しを行う場合がある。

ＥＣＣメモリは、コード（データ＋冗長ビット）が自己整合するようにコード中に発生した欠陥を救済することが可能であるが、欠陥救済のための演算時間が必要なうえに、上記のようにメモリコアの入出力データビット幅を外部との入出力データビット幅よりも大きく設定した構成では、以下に説明するように、データアクセス時間やサイクル時間にペナルティがある。

読み出し動作時はコード（６４ビットのデータ＋７ビットの冗長ビット）を読み出し、このコードに対してＥＣＣ演算してエラー訂正を行う。その後、読み出した６４ビットデータのうちで、読み出しアドレスに対応する部分の３２ビットのデータを出力する。

書き込み動作時は、外部から３２ビットの書き込みデータが入力されるが、これだけでエラー訂正用の冗長ビットを生成することは不可能である。そこで３２ビットデータをメモリコアから読み出し、書き込みデータとマージして６４ビットのデータを用意する。この６４ビットのデータから７ビットの冗長ビットを生成し、コード（６４ビットデータ＋７ビットの冗長ビット）をメモリコアに書き込む。

このようにＥＣＣメモリの書き込み動作では、まず読み出し動作を実行してその後に書き込み動作を行う必要がある。これにより動作速度が遅くなるという問題が生じるとともに、余計な電力を消費するという問題もある。

ＳＯＣ（System on Chip）では、メモリモジュールが他のモジュールとともに１つのチップ内部に組み込まれているため、フューズを切る必要がある冗長機能をメモリに使用することが難しく、ＥＣＣメモリを使用することが多い。しかしユーザによっては、動作速度が遅くなるＥＣＣ機能ではなく、高速動作の可能な冗長機能を欠陥救済機能として使用した高速なメモリ動作を希望する場合がある。しかしこのような場合に、既にシステムに組み込まれているＥＣＣメモリを冗長機能付きメモリに設計し直していたのでは、膨大な設計工数及び設計時間が必要となる。従って、ＥＣＣメモリを最小限の変更で冗長機能付きメモリに変更することが必要となる。
特開平１０−３２６４９７号公報特開昭６１−２６４５９９号公報特開昭６１−５０２９３号公報

以上を鑑みて、本発明は、ＥＣＣメモリから最小限の変更で構成可能な冗長機能付き半導体記憶装置を提供することを目的とする。

半導体記憶装置は、２の冪乗である所定ビット数のデータの一部又は全部である第１のデータと該所定ビット数のデータをエラー訂正するに必要なビット数の第２のデータとを並列に入出力するメモリと、該メモリに供給されるアドレス信号に応じて冗長切換情報を出力する冗長切換情報提供手段と、該第１のデータのビット数と同数の入出力端と該メモリとの間に設けられ、該入出力端のあるビットを該メモリの該第１のデータの対応ビットに結合する第１の経路と該入出力端の該ビットを該メモリの該第２のデータの所定のビットに結合する第２の経路とを有し、該冗長切換情報に応じて該第１の経路と第２の経路との何れかを選択的に提供する冗長コントロール手段を含むことを特徴とする。

本発明の少なくとも１つの実施例によれば、第１のデータ（読み書き対象データ）と第２のデータ(エラー訂正用の冗長ビット)とを並列に入出力可能なようにＥＣＣメモリを変更し更にエラー訂正機能をオフにするだけの僅かな設計変更で、第２のデータ部分に対応するメモリセルを、通常のデータの格納用に用いることができる。このように変更したＥＣＣメモリにおいて、エラー訂正用の冗長ビットに対応するメモリセルを冗長セルとして用い、不良セルを冗長セルで置換える構成をメモリのデータ入出力部分に付加すれば、冗長処理によるデータ救済が可能となる。即ち、ＥＣＣメモリから最小限の変更で構成可能な冗長機能付き半導体記憶装置を提供することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明による冗長機能付き半導体記憶装置の構成を示すブロック図である。図１の冗長機能付き半導体記憶装置は、ＥＣＣメモリ１０、冗長切換情報提供手段１１、冗長コントロール手段１２を含む。

ＥＣＣメモリ１０は、例えばハミング符号、拡大ハミング符号、又は垂直水平パリティー符号等を利用したエラー訂正機能を有するメモリブロックである。ＥＣＣメモリ１０は、コマンド及びアドレスを入力する端子、データ及びエラー訂正用のエラー訂正用の冗長ビットを入出力する端子、及びＥＣＣ機能のオン／オフを指定するＥＣＣオン／オフ信号を入力する端子を備える。

冗長コントロール手段１２は、ＥＣＣメモリ１０にデータを読み書きするホスト側（例えばＣＰＵ等）とＥＣＣメモリ１０との間に設けられる。冗長コントロール手段１２は、ホスト側からコマンド及びアドレス信号を受け取り、これらコマンド及びアドレス信号をＥＣＣメモリ１０に供給する。コマンド信号は、例えば読み出しコマンドや書き込みコマンドである。冗長コントロール手段１２は、通常のメモリ動作において、ＥＣＣメモリ１０に対するＥＣＣオン／オフ信号をオフにする。即ち、ＥＣＣメモリ１０のＥＣＣ機能を停止させる。

書き込み動作の場合、冗長コントロール手段１２は、ホスト側から受け取ったデータをＥＣＣメモリ１０に供給する。読み出し動作の場合、冗長コントロール手段１２は、ＥＣＣメモリ１０から読み出されたデータを、ホスト側に供給する。

冗長切換情報提供手段１１は、フューズやＲＯＭ等の不揮発に情報を記憶する手段を含み、不良アドレス情報とその不良アドレス情報に対応付けられたデータ位置情報とが格納される。不良アドレス情報は、予めＥＣＣメモリ１０を試験することにより検出された不良メモリセルのアドレスである。またデータ位置情報は、ＥＣＣメモリ１０に対して入出力するデータ中の不良ビット位置である。即ち、入出力データをｎビットデータＤ１、Ｄ２、Ｄ３、・・・Ｄｎとしたときに不良ビットがＤｘであれば、データ位置情報はｘを指し示す。

冗長切換情報提供手段１１には、ホスト側から冗長コントロール手段１２に供給されるアドレス信号が供給される。冗長切換情報提供手段１１は、供給されたアドレス信号の示すアドレス値と記憶手段に格納された不良アドレス情報の示すアドレス値とを比較し、一致／不一致の比較結果を示す一致／不一致信号を冗長コントロール手段１２に供給する。また冗長切換情報提供手段１１は、この比較結果がアドレス一致を示す場合には、一致するアドレスに対応するデータ位置情報を一致／不一致信号とともに冗長コントロール手段１２に供給する。

冗長コントロール手段１２は、冗長切換情報提供手段１１からの一致／不一致信号がアドレス一致を示す場合、ホスト側とやり取りするデータ中の不良ビット位置に対応する１つのデータビットを、ＥＣＣメモリ１０とやり取りする冗長ビット中の１ビットに割り当てる。即ち、ＥＣＣメモリ１０とやり取りするデータ中の不良ビット位置に対応する１つのデータビットを、ＥＣＣメモリ１０とやり取りする冗長ビット中の１ビットで置き換える。複数の不良ビットを検出可能な場合には、複数の不良ビットを冗長ビット中の複数のビットで置換えてよい。

ＥＣＣメモリ１０に対するＥＣＣオン／オフ信号をオフにすることで、ＥＣＣメモリ１０のＥＣＣ機能は停止しているので、冗長ビットは読み出し／書き込みデータとは無関係な独立したデータとなる。即ち、エラー訂正用の冗長ビットを格納するためのメモリセルを、通常のデータの格納用に用いることができる。本発明では、この冗長ビットを格納するためのメモリセルを、通常のデータのうちで不良ビット（欠陥メモリセルのビット）を救済するための冗長メモリセルとして使用する。

図２は、ＥＣＣメモリ１０の第１の実施例の構成を示すブロック図である。ＥＣＣメモリ１０は従来のＥＣＣメモリと殆ど同一であるが、通常の読み書き動作時において、エラー訂正用の冗長ビット部分のデータの入出力が可能なように構成されることが、従来のＥＣＣメモリとは異なる。比較参照のために、図３は、従来のＥＣＣメモリの構成を示す。

図２の本発明によるＥＣＣメモリ１０は、メモリセル配列&制御回路２１とＥＣＣロジック２２とを含む。図３の従来のＥＣＣメモリは、メモリセル配列&制御回路２１、ＥＣＣロジック２２、及びセレクタ２３を含む。従来のＥＣＣメモリと本発明のＥＣＣメモリ１０とで、メモリセル配列&制御回路２１及びＥＣＣロジック２２はそれぞれ同一の構成である。またこの例において、入出力データは６４ビットであり、エラー訂正用の冗長ビットは７ビットである。

まず図３の従来のＥＣＣメモリについて説明する。メモリセル配列&制御回路２１は、メモリセルの配列からなるメモリコア回路と、メモリへの読み書きを制御する制御回路とを含む。メモリコア回路は、縦横に配置された複数のメモリセルと、メモリセルの行を選択するワード線、コラムを選択するコラム選択線、データを読み出すビット線、読み出しデータを増幅するセンスアンプ等を含む。制御回路は、コマンドラッチ、コマンドデコーダ、アドレスラッチ、ローデコーダ、コラムデコーダ、及びタイミング信号生成回路等を含む。

メモリセル配列&制御回路２１に読み出しコマンドが入力されると、入力アドレスに対応するメモリセルから６４ビットのデータ及び７ビットの冗長ビットが読み出される。メモリセル配列&制御回路２１に書き込みコマンドが入力されると、入力アドレスに対応するメモリセルに６４ビットのデータ及び７ビットの冗長ビットが書き込まれる。

ＥＣＣロジック２２は、外部から供給されるＥＣＣオン／オフ信号がＥＣＣ機能オンを指示する場合に、エラー訂正用の冗長ビットの生成、エラーチェック、及びエラー訂正を実行する。即ち、書き込み動作の場合には、外部からセレクタ２３を介して供給される６４ビットのデータに基づいて７ビットの冗長ビットを生成し、６４ビットのデータと７ビットの冗長ビットとをメモリセル配列&制御回路２１に供給する。読み出し動作の場合には、メモリセル配列&制御回路２１から読み出された６４ビットのデータと７ビットの冗長ビットとに基づいてエラーチェック及びエラー訂正を行う。エラー訂正後の６４ビットのデータはセレクタ２３を介して外部に出力される。

ＥＣＣロジック２２は、外部から供給されるＥＣＣオン／オフ信号がＥＣＣ機能オフを指示する場合には、６４ビットのデータを素通りさせる。即ち、外部から供給された６４ビットのデータをそのままメモリセル配列&制御回路２１に供給し、メモリセル配列&制御回路２１から読み出されたデータをそのまま外部に供給する。

セレクタ２３は、通常動作時には、ＥＣＣメモリの６４ビットの外部入出力データ端子をＥＣＣロジック２２に結合する。これにより、上記のようにＥＣＣロジック２２を介したメモリセル配列&制御回路２１から外部への６４ビットのデータ読み出し、ＥＣＣロジック２２を介した外部からメモリセル配列&制御回路２１への６４ビットのデータ書き込みが可能となる。

セレクタ２３は、外部からのテスト信号がテスト動作を示すテスト動作時には、メモリセル配列&制御回路２１から出力される７ビットの冗長ビットを、ＥＣＣメモリの６４ビットの外部入出力データ端子の一部に割り当てて、外部から冗長ビットを確認できるように構成される。これによりＥＣＣメモリの動作をテストする際に、ＥＣＣ機能が正常に動作しているか否かを検査することができる。

図２に示す本発明によるＥＣＣメモリ１０においては、セレクタ２３が取り除かれている。ＥＣＣメモリ１０の６４ビットの外部入出力データ端子が、直接にＥＣＣロジック２２に接続されている。またＥＣＣメモリ１０には６４ビットの外部入出力データ端子とは別に７ビットの冗長ビット入出力端子が設けられており、この冗長ビット入出力端子が直接にメモリセル配列&制御回路２１に接続されている。

このように本発明のＥＣＣメモリ１０は、従来のＥＣＣメモリからセレクタ２３を取り除き、６４ビットのデータと７ビットの冗長ビットとを外部から入出力可能とするようデータ経路を変更しただけである。これだけの僅かな設計変更で、従来のＥＣＣメモリから本願のＥＣＣメモリ１０を生成することができる。

本願のＥＣＣメモリ１０は、ＥＣＣオン／オフ信号をオンにしてＥＣＣ機能を動作させれば、従来同様にＥＣＣメモリとして動作する。またＥＣＣオン／オフ信号をオフにしてＥＣＣ機能を停止させれば、７ビットの冗長ビットに対応するメモリセルを、通常のデータの格納用に用いることができる。この構成を利用して本発明では、７ビットのエラー訂正用の冗長ビットに対応するメモリセルを、冗長メモリセルとして使用している。

なおメモリセル配列&制御回路２１とＥＣＣロジック２２とは、１つのマクロであってもよいし、同一のチップ上の別のマクロであってもよい。また１つのシリコン基板上に設けられてもよいし、別のシリコン基板上に設けられてもよい。

図４は、冗長コントロール手段１２の第１の実施例の構成を示す図である。冗長コントロール手段１２は、デコーダ３０及びスイッチ３１−０乃至３１−ｎを含む。

デコーダ３０は、冗長切換情報提供手段１１から一致／不一致信号とデータ位置情報とを受け取る。スイッチ３１−０乃至３１−ｎは、ホスト側（ＣＰＵ側）とＥＣＣメモリ１０との間で送受されるｎ＋１ビットのデータＤ［０］乃至Ｄ［ｎ］に一対一に対応して設けられる。スイッチ３１−０乃至３１−ｎは、デコーダ３０からの信号によりそのスイッチ位置が制御される。

任意のスイッチ３１−ｘ（ｘ：０からｎの範囲にある任意の数）が通常のスイッチ位置にある場合、ホスト側のデータＤ［ｘ］の信号線が、ＥＣＣメモリ１０側のデータＤ［ｘ］の信号線に接続される。任意のスイッチ３１−ｘが冗長スイッチ位置にある場合、ホスト側のデータＤ［ｘ］の信号線が、冗長ビットの信号線３２に接続される。この冗長ビットの信号線３２は、ＥＣＣメモリ１０の冗長ビットのうちの１ビットに結合されている。

デコーダ３０が冗長切換情報提供手段１１から受け取った一致／不一致信号が不一致を示す場合、現在のアクセス先のアドレスに欠陥メモリセルはないので、デコーダ３０は全てのスイッチ３１−０乃至３１−ｎを通常のスイッチ位置に設定する。また一致／不一致信号が一致を示す場合、デコーダ３０は、冗長切換情報提供手段１１から受け取ったデータ位置情報が示す１つのスイッチを冗長スイッチ位置に設定する。これにより、データ位置情報が示すＥＣＣメモリ１０の不良ビットにアクセスするのではなく、冗長先である冗長ビットの１ビットにアクセスすることになる。

上記説明では、１ビットのみを冗長する構成となっているが、複数ビットを訂正可能なエラー訂正符号を用いた場合には、複数の不良ビットを冗長先である冗長ビットの複数ビットに置換えるように構成してよい。例えば、拡張ハミング符号を用いた場合には、このような複数の不良ビットの訂正が可能になる。

なお図１の構成では冗長コントロール手段１２はコマンド信号及びアドレス信号をホスト側とＥＣＣメモリ１０との間で仲介するように示されるが、これらの信号についてはそのまま通過させる構成でよい。またＥＣＣオン／オフ信号については、外部からのコマンド信号により１ビットのレジスタ（図示せず）にＥＣＣオン／オフを示すデータを設定し、このデータ内容に応じたレジスタ出力をＥＣＣオン／オフ信号としてＥＣＣメモリ１０に供給する構成でよい。これらのコマンド信号、アドレス信号、及びＥＣＣオン／オフ信号の流れは冗長コントロール手段１２の冗長処理動作と直接には関係がなく、図４において図示を省略してある。

外部からＥＣＣ機能のオン／オフを制御できる構成では、通常動作時において、信頼性を重視する場合などにはＥＣＣ機能をオンにしてもよい。この場合、スイッチ３１−０乃至３１−ｎの切り換えはなしにして、ホスト側（ＣＰＵ側）のデータＤ［ｘ］の信号線が、常にＥＣＣメモリ１０側のデータＤ［ｘ］の信号線に接続されるようにすればよい。また信頼性よりも高速動作性を重視する場合には、前述のようにＥＣＣ機能をオフにして、冗長処理によるデータ救済手法を用いればよい。このようにすることで、全く同一のシステムで、異なる２つの要求に応えることが可能となる。

またＥＣＣ機能のオン／オフの選択は、外部から制御可能な構成とするのではなく、固定的に設定するように構成してもよい。例えば配線層等の作りかえ（マスクオプション）で選択する方法、パッケージ封止時のボンディング方法で選択する方法、レーザフューズで選択する方法などが可能である。

図５は、冗長切換情報提供手段１１の構成の一例を示す図である。図５の冗長切換情報提供手段１１は、複数の比較器４１、複数の不良アドレス情報格納部４２、及び複数のデータ位置情報格納部４３を含む。

１つの比較器４１、１つの不良アドレス情報格納部４２、及び１つのデータ位置情報格納部４３がそれぞれ対応付けられて設けられている。各比較器４１は、ホスト側から供給されたアドレスを、対応する不良アドレス情報格納部４２に格納されるアドレスと比較する。１つの不良アドレス情報格納部４２には、ＥＣＣメモリ１０の欠陥メモリセルに対応するアドレスである１つの不良アドレスが格納されている。ｍ個の不良アドレスが存在すれば、ｍ個の不良アドレスがｍ個の不良アドレス情報格納部４２に格納されていることになる。

比較器４１による比較結果が一致を示す場合、比較器４１は一致を示す一致／不一致信号を出力する。比較結果が不一致を示す場合、比較器４１は不一致を示す一致／不一致信号を出力する。複数の比較器４１の出力する複数の一致／不一致信号は、例えば論理和ゲート（図示せず）等によりマージされて、１つの一致／不一致信号出力として冗長コントロール手段１２に供給される。即ち、複数の一致／不一致信号の内の１つでも一致を示す場合には、冗長コントロール手段１２へは一致を示す一致／不一致信号が供給され、複数の一致／不一致信号の内の全てが不一致を示す場合には、冗長コントロール手段１２へは不一致を示す一致／不一致信号が供給される。

データ位置情報格納部４３は、対応する比較器４１の出力する一致／不一致信号が不一致を示す場合、何も出力しない。対応する比較器４１の出力する一致／不一致信号が一致を示す場合、データ位置情報格納部４３は、格納しているデータ位置情報を出力する。このデータ位置情報は、冗長切換情報提供手段１１から冗長コントロール手段１２に供給される。

図６は、ＥＣＣメモリの第２の実施例の構成を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図６に示すＥＣＣメモリ１０Ａでは、ＥＣＣロジック２２Ａからエラー検出の有無を示すエラー検出信号と、エラービットの読み出しデータ中のビット位置を示すエラーデータ位置信号を出力する。それ以外の構成は、図２に示すＥＣＣメモリ１０と図６に示すＥＣＣメモリ１０Ａとは同一である。

図２に示すＥＣＣメモリ１０のＥＣＣロジック２２においては、ＥＣＣオン／オフ信号がオンを示す場合、前述の説明のように、読み出しデータに対するエラー検出処理とエラー訂正処理とが実行される。ＥＣＣメモリ１０の７１ビットのデータが、例えば符号間距離が３以上であるハミング符号となるように、エラー訂正コード用の冗長ビットを生成する場合を考える。この場合、ＥＣＣメモリ１０から読み出した７１ビットのデータがハミング符号として存在し得るビットパターンか否かを判定することで、エラーの有無を検出できる。エラーが１ビットの場合には、この７１ビットのデータに最もハミング距離が近いハミング符号とこの７１ビットのデータとの差分を検出すれば、何れの１ビットが誤っているかが分かるとともにエラー訂正することができる。ハミング符号の符号間距離が３であるので、エラーが２ビットの場合には、エラーの存在は分かるが何れのハミング符号が正しいコードであるかまでは判別できない。なお実際には、ハミング符号のシンドローム情報を計算すれば、シンドローム情報がエラーの有無及びエラー位置を一意に示すことになる。

図６に示すＥＣＣメモリ１０ＡのＥＣＣロジック２２Ａにおいては、上記のようにしてエラーの有無を判定した際のエラーの有無を示すエラー検出信号を外部に出力するとともに、エラー訂正の際に検出された誤りのビット位置を示すエラーデータ位置信号を外部に出力するように構成される。例えば、ＥＣＣロジック２２Ａは、ハミング符号のシンドローム情報を出力すればよい。これらの信号を外部に出力するように構成される以外、ＥＣＣロジック２２とＥＣＣロジック２２Ａとは同一の構成でよい。

図７は、図６の第２の実施例のＥＣＣメモリ１０Ａを用いた場合の冗長機能付き半導体記憶装置の構成を示すブロック図である。図７において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図７の構成においては、図１の構成と比較して、ＥＣＣメモリ１０Ａから上記のエラー検出信号とエラーデータ位置信号とが供給されることが異なる。また冗長切換情報提供手段１１Ａは、供給されるエラー検出信号とエラーデータ位置信号とに基づいて、データ位置情報格納部４３の格納データを設定する。

具体的には、ＥＣＣメモリ１０Ａのテストを実行するテストモード時に、ＥＣＣメモリ１０ＡのＥＣＣ機能をオンにする。テストモードにおいて、ＥＣＣメモリ１０Ａにデータを書き込み更に当該データを読み出すという書き込み／読み出し動作を、アドレスを順次増加（或いは減少）させながら各アドレスに対して実行する。このように各アドレスに対して読み出し動作を実行したときに、冗長切換情報提供手段１１Ａには、アクセス対象のアドレスを示すアドレス信号がホスト側から供給されるとともに、上記エラー検出信号とエラーデータ位置信号とがＥＣＣメモリ１０Ａから供給される。

冗長切換情報提供手段１１Ａでは、エラー検出信号がエラーの存在を示す場合に、供給されるアドレス信号の示すアドレスを不良アドレス情報格納部に格納するとともに、供給されるエラーデータ位置信号が示すデータ位置情報をデータ位置情報格納部に格納する。これは、図５に示される冗長切換情報提供手段の構成において、不良アドレス情報格納部４２及びデータ位置情報格納部４３にラッチ指示信号としてエラー検出信号を供給するとともに、外部からのアドレス信号及びエラーデータ位置信号をそれぞれ不良アドレス情報格納部４２及びデータ位置情報格納部４３に入力データとして供給するように構成すればよい。

この場合の不良アドレス情報格納部４２及びデータ位置情報格納部４３としては、電気的に書き込みが可能な不揮発性メモリ（ＥＥＰＲＯＭ）を使用すればよい。このようにＥＥＰＲＯＭを用いる構成とすれば、ＥＣＣ機能をオンにしてＥＣＣメモリのテストを行うだけで、自動的に冗長切換情報提供手段１１Ａに冗長処理に必要な情報を設定・格納することができる。

また不良アドレス情報格納部４２及びデータ位置情報格納部４３としてフューズの切断／非切断によりデータを記憶するような構成の場合には、図７のようにエラー検出信号とエラーデータ位置信号とを冗長切換情報提供手段に供給するのではなく、外部のテスタ装置等に出力するように構成してもよい。外部においては、アクセス先のアドレス、エラー検出信号、及びエラーデータ位置信号をモニタすることで、不良アドレスと不良データ位置とを特定する。これらの不良アドレスと不良データ位置とを記憶させるように、レーザビームを用いてフューズを切断すればよい。

図８は、第２の実施例のＥＣＣメモリ１０Ａを用いた場合の冗長機能付き半導体記憶装置の構成の変形例を示すブロック図である。図８の構成では、冗長切換情報提供手段１１がコントローラ１１−１とＲＯＭ１１−２とから構成される。

この構成では、不良アドレス情報及びデータ位置情報を不揮発データとして記憶する格納部が、独立したＲＯＭ１１−２として設けられる。このような独立したＲＯＭ１１−２としては、例えばフラッシュメモリやＦＲＡＭ（Ferroelectric Random Access Memory）マクロ等の単体で入手可能なものを使用してよい。コントローラ１１−１は、ＥＣＣメモリ１０Ａからのエラー検出信号に応じて、不良アドレスと不良データ位置とをＲＯＭ１１−２に書き込めばよい。このようにして書き込まれた不揮発データは、例えば半導体記憶装置の電源投入時にＲＯＭ１１−２からコントローラ１１−１内部のラッチに読み込まれるように構成してよい。

図９は、冗長コントロール手段の第２の実施例の構成を示す図である。図９において図４と同一の構成要素は同一の番号で参照し、その説明は省略する。

図９の冗長コントロール手段１２Ａは、図４の冗長コントロール手段１２に加え、多数決手段５０を設けた構成となっている。多数決手段５０は、冗長コントロール手段１２の冗長ビットの信号線３２（図４参照）に接続されるとともに、ＥＣＣメモリ１０に対して入出力される冗長ビットＰ［０］乃至Ｐ［ｋ］の信号線に接続される。

例えば図２のＥＣＣメモリ１０を用いた場合、冗長ビットＰ［０］乃至Ｐ［ｋ］は７ビット（即ちｋ＝６）である。図４の冗長コントロール手段１２では、１ビットの不良ビットを１ビットの冗長ビットに置き換えるだけであるので、例えば冗長ビットが７ビット存在する場合、６ビットが無駄になってしまう。

本実施例の構成では、多数決手段５０を設けることで、多数決論理により冗長対象ビットの信頼性を向上する。多数決手段５０は、冗長コントロール手段１２ＡからＥＣＣメモリ１０へデータ（書き込みデータの不良ビット位置の１ビット）を供給するときには、冗長ビットの信号線３２上のデータを全ての出力ビットＰ［０］乃至Ｐ［ｋ］にそのまま送出する。これにより、書き込みデータの不良ビット位置の１ビットが、冗長ビットＰ［０］乃至Ｐ［ｋ］に対応するｋ＋１個のメモリセルに重複して格納される。ＥＣＣメモリ１０から冗長対象ビットを読み出す際には、冗長ビットＰ［０］乃至Ｐ［ｋ］に対応するｋ＋１個のメモリセルから読み出したｋ＋１ビットで多数決をとり、ｋ＋１ビットの内で"０"又は"１"の何れか数が多い方の論理値を冗長ビットの信号線３２に送出する。

このような構成とすることで、冗長対象ビットの信頼性を大幅に向上することができる。本来は、冗長セル（冗長先であるｋ＋１ビット）の試験を通常のセル同様に行い、スペアとして正常に機能するかどうかの試験を行う必要がある。しかし上記のように冗長対象ビットに多数決方式を採用すれば、通常のメモリセルのデータに比較して冗長対象ビットのデータを各段に信頼性の高いものとすることができる。従って、冗長先であるｋ＋１ビットのメモリセルについては、試験を行うことが必要では無くなる。また試験の結果、冗長先であるｋ＋１ビットに不良セルが含まれていても、或いはまたその後の経時的変化で不良セルが新たに発生してしまった場合でも、例えば７ビットの多数決の場合には不良ビットの数が３ビットまでであれば、正常な冗長処理を実現することができる。

因みに、例えば１ビットエラーを訂正可能なＥＣＣを用いている場合、ＥＣＣ機能をオンにして試験して正常に動作すれば、ＥＣＣメモリ内の何れのエラー訂正コードにも１ビット以下のエラーしかないと言える。冗長が必要な場合はデータ側（冗長ビット側ではない）にエラーがある場合なので、１ビットしかないエラーがデータ側に存在するということは、冗長ビット側にエラーが存在しないことが必然的に分かる。

図１０は、本発明による冗長機能付き半導体記憶装置の変形例の構成を示すブロック図である。図１０の半導体記憶装置は、メモリ１０Ｂ、冗長切換情報提供手段１１Ａ、冗長コントロール手段１２、及びメモリＢＩＳＴ１５を含む。冗長切換情報提供手段１１Ａは、図７で説明したのと同様の冗長切換情報提供手段である。メモリＢＩＳＴ(Built-in Self TEST)１５は、ＳＯＣ等のシステム内部のメモリを自動的に試験するモジュールである。メモリ１０Ｂは、ＥＣＣメモリ１０からＥＣＣロジック２２を取り除いたメモリである。

図１１は、図１０のメモリ１０Ｂの構成を示す図である。図１１において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１に示されるように、メモリ１０Ｂは、図２のＥＣＣメモリ１０からＥＣＣロジック２２を取り除き、メモリセル配列&制御回路２１のデータ入出力と冗長ビット入出力とをそのまま外部と接続した構成となっている。即ち、メモリ１０Ｂは、２の冪乗である通常のデータビット幅に加え、冗長ビット分のビット数のデータ記憶が可能なメモリである。

図１０に戻り、メモリＢＩＳＴ１５はＥＣＣロジックを含む。テスト動作時に、メモリＢＩＳＴ１５はエラー訂正用の冗長ビットを自動的に生成し、これをテスト用のデータとともにメモリ１０Ｂに書き込む。その後書き込んだコード（データ＋冗長ビット）を読み出し、読み出したコードからシンドローム（訂正情報）を生成する。誤りが検出された場合（且つ誤りが冗長ビット中ではない場合）は、シンドロームの情報を冗長切換情報提供手段１１Ａ中の不揮発性メモリに書き込む。また読み出したコードを誤り訂正し、訂正後のコードのデータと期待値（書き込んだ誤りの無いデータ）とを比較し、全てのアドレスについて両者が一致すれば、テスト結果としてＰａｓｓ信号を出力する。１つでも両者が一致しないアドレスがあれば、テスト結果としてＦａｉｌを出力する。Ｆａｉｌを出力した半導体記憶装置は、不良品として破棄することになる。

このように図１０の半導体記憶装置においては、メモリ１０ＢにはＥＣＣ機能が設けられていない代わりに、メモリＢＩＳＴ１５にＥＣＣ機能が設けられている。特に複数のメモリが設けられている場合には、個々のメモリに１つずつＥＣＣ機能を設けるのではなく、メモリＢＩＳＴにＥＣＣ機能を集約すれば、効率的な回路構成とすることができる。

図１２は、本発明による冗長機能付き半導体記憶装置の別の変形例の構成を示すブロック図である。図１２において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１２の半導体記憶装置は、メモリ１０Ｂ、冗長切換情報提供手段１１Ａ、冗長コントロール手段１２、及びメモリＢＩＳＴ１５Ａを含む。冗長切換情報提供手段１１Ａは、図７で説明したのと同様の冗長切換情報提供手段である。メモリＢＩＳＴ１５Ａは、ＳＯＣ等のシステム内部のメモリを自動的に試験するモジュールであり、図１０のメモリＢＩＳＴ１５と異なりＥＣＣ機能は設けられていない。メモリ１０Ｂは、ＥＣＣメモリ１０からＥＣＣロジック２２を取り除いたメモリである。

テスト動作時に、メモリＢＩＳＴ１５Ａはテストデータを自動的に生成し、これをメモリ１０Ｂに書き込む。その後メモリＢＩＳＴ１５Ａは、書き込んだデータを読み出し、読み出したデータと期待値（書き込んだ誤りの無いデータ）とを比較する。この比較により、メモリＢＩＳＴ１５Ａは、テストしたアドレスについて不良が存在するか否か、また不良が存在するのであればその誤り位置を検出することができる。

メモリＢＩＳＴ１５Ａは、テストした各アドレスについて、当該アドレスを示すアドレス信号と、不良が存在するか否かを示すエラー検出信号と、データ中のエラービット位置を示すエラーデータ位置信号とを出力する。これらの信号は、半導体記憶装置外部のテスタ装置等により検出される。外部においては、出力されたアドレス、エラー検出信号、及びエラーデータ位置信号をモニタすることで、不良アドレスと不良データ位置とを特定する。これらの不良アドレスと不良データ位置とを記憶させるように、外部から冗長切換情報提供手段１１Ａに設定用の信号を供給すればよい。また冗長切換情報提供手段１１がフューズで不揮発データを記憶する構成の場合には、上記不良アドレスと不良データ位置とを記憶させるように、レーザビームを用いてフューズを切断すればよい。

図１３は、冗長切換情報提供手段１１内部の不揮発に情報を記憶する手段の一例を示す図である。図１３に示す例では、シリコン基板６０の拡散層にソース領域６１及びドレイン領域６２を形成し、ソース領域６１とドレイン領域６２との間のシリコン基板６０上にフローティングゲート６４及びコントロールゲート６３を形成することにより１ビット分の不揮発情報記憶手段を構成する。この構成では、コントロールゲート６３に電圧を印加したときにソース領域６１及びドレイン領域６２間に流れる電流が、フローティングゲート６４中に注入された電荷の有無に応じて変化する。この電荷の有無により、データの"１"／"０"を表現する。データを書き込む場合は、ソース領域６１及びドレイン領域６２間に電流を流して発生したホットキャリアを利用して、フローティングゲート６４に電荷を注入する等の方法がある。

図１４は、冗長切換情報提供手段１１内部の不揮発に情報を記憶する手段の別の一例を示す図である。図１４に示す例では、シリコン基板７０の拡散層にソース領域７１及びドレイン領域７２を形成し、ソース領域７１とドレイン領域７２との間のシリコン基板７０上にゲート酸化膜７４及びゲート７３を形成することにより１ビット分の不揮発情報記憶手段を構成する。ゲート酸化膜（或いは配線層間膜）７４の絶縁破壊７５の有無により、データを記録することができる。データを書き込む場合は、ゲート酸化膜７４が破壊するような電圧をゲート７３に印可すればよい。

図１５は、冗長切換情報提供手段１１内部の不揮発に情報を記憶する手段の別の一例を示す図である。図１５に示す例では、シリコン基板８０の上に設けた配線層にフューズ配線８１を形成することにより１ビット分の不揮発情報記憶手段を構成する。データを書き込む場合は、レーザビーム８２によってフューズ配線８１を切断すればよい。データの読み出しは、フューズ配線８１に電流が流れるか否かで行うことが可能である。またフューズ配線８１をレーザで切断するのではなく、過電流を流して溶断する方法もある。

以下に、本発明の半導体記憶装置のチップとしての実施形態について説明する。本発明の半導体記憶装置は、ＳＯＣである１つのチップに、ＥＣＣメモリ１０、冗長切換情報提供手段１１、共有接続用信号線１３を含める構成でよいし、或いは以下に示すように、複数の別個のチップで構成してもよい。

図１６は、本発明による半導体記憶装置のチップ構成の一例を示す図である。図１６の構成では、チップ９０がチップ９１上にフェイスダウンで積載され、両チップは接続バンプ９２を介して互いに電気的に接続されている。チップ９０が例えばＥＣＣメモリ１０を内蔵しており、チップ９１が例えば冗長切換情報提供手段１１及び冗長コントロール手段１２を内蔵している。このように異なるチップ（異なる半導体基板）にＥＣＣメモリ１０とそれ以外とが形成されていてよい。

図１７は、本発明による半導体記憶装置のチップ構成の別の一例を示す図である。図１７の構成では、チップ１００及び１０２がチップ１０１上に回路構成面が同一方向（この場合は上）を向くように積載され、チップ間はボンディングワイヤ１０５により電気的に接続されている。チップ１００乃至１０２はパッケージ１０４内に封止され、パッケージ１０４外部とはリードフレーム１０３により電気的に接続される。チップ１００が例えばＥＣＣメモリ１０を内蔵しており、チップ１０１が例えば冗長コントロール手段１２及びコントローラ１１−１を内蔵し、チップ１０２が例えばＲＯＭ１１−２を内蔵している（図８参照）。このようにＥＣＣメモリ１０とＲＯＭ部分はそれぞれ独自のチップとし、それ以外の部分は更に別のチップに形成されていてよい。

図１８は、本発明による半導体記憶装置のチップ構成の更に別の一例を示す図である。図１８の構成では、封止済チップ１１１と封止済チップ１１２とがプリント基板１１０上に設けられ、プリント基板１１０上の配線を介して互いに電気的に接続される。この構成では、例えば封止済チップ１１１がＲＯＭ１１−２を内蔵し、封止済チップ１１２がそれ以外の部分を内蔵してよい。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は以下の内容を含むものである。
（付記１）
２の冪乗である所定ビット数のデータの一部又は全部である第１のデータと該所定ビット数のデータをエラー訂正するに必要なビット数の第２のデータとを並列に入出力するメモリと、
該メモリに供給されるアドレス信号に応じて冗長切換情報を出力する冗長切換情報提供手段と、
該第１のデータのビット数と同数の入出力端と該メモリとの間に設けられ、該入出力端のあるビットを該メモリの該第１のデータの対応ビットに結合する第１の経路と該入出力端の該ビットを該メモリの該第２のデータの所定のビットに結合する第２の経路とを有し、該冗長切換情報に応じて該第１の経路と第２の経路との何れかを選択的に提供する冗長コントロール手段
を含むことを特徴とする半導体記憶装置。
（付記２）
該メモリは該第１のデータを少なくとも該第１及び該第２のデータに基づいてエラー訂正するＥＣＣロジック部を含み、該ＥＣＣロジック部のエラー訂正機能をオフに設定可能であることを特徴とする付記１記載の半導体記憶装置。
（付記３）
該入出力端の該ビットは該冗長切換情報により指定されるビットであることを特徴とする付記１記載の半導体記憶装置。
（付記４）
冗長切換情報提供手段は該アドレス信号が示すアドレスに不良ビットが有るか否かを示す情報と該不良ビットの位置を示す情報とを該冗長切換情報として出力するように構成されることを特徴とする付記１記載の半導体記憶装置。
（付記５）
該メモリに対する書き込み処理を実行する際に該第２の経路を選択した場合には、該入出力端の該ビットを該メモリの該第２のデータの複数のビットに重複して書き込むとともに、該メモリに対する読み出し処理を実行する際に該第２の経路を選択した場合には、該メモリの該第２のデータの該複数のビットの多数決により決定した値を該入出力端の該ビットに供給するように冗長コントロール手段が構成されることを特徴とする付記１記載の半導体記憶装置。
（付記６）
該冗長切換情報提供手段は、
該メモリの不良アドレスを格納する不良アドレス情報格納部と、
該不良アドレスの不良ビット位置を格納するデータ位置情報格納部と、
該アドレス信号の示すアドレスと該不良アドレス情報格納部に格納される該不良アドレスとを比較する比較部
を含むことを特徴とする付記１記載の半導体記憶装置。
（付記７）
該メモリは該第１のデータ中のエラーの有無と該エラーのビット位置とを示すエラー情報を出力するＥＣＣロジック部を含み、該冗長切換情報提供手段は該ＥＣＣロジック部に結合され該エラー情報に基づいて該不良アドレス情報格納部及び該データ位置情報格納部にそれぞれ該不良アドレス及び該不良ビット位置を格納するよう構成されることを特徴とする付記６記載の半導体記憶装置。
（付記８）
該メモリのテストを自動的に実行するように構成されたメモリＢＩＳＴを更に含み、該メモリＢＩＳＴは該第１のデータを該第１及び該第２のデータに基づいてエラー訂正するＥＣＣロジック部を含むことを特徴とする付記１記載の半導体記憶装置。
（付記９）
該ＥＣＣロジック部は外部からの信号により該エラー訂正機能のオン／オフを設定可能に構成されることを特徴とする付記２記載の半導体記憶装置。
（付記１０）
該ＥＣＣロジック部は該エラー訂正機能が固定的にオフに設定されていることを特徴とする付記２記載の半導体記憶装置。
（付記１１）
該冗長切換情報提供手段は、該メモリの不良アドレスと該不良アドレスの不良ビット位置とを格納する電気的に読み書き可能なＲＯＭを含むことを特徴とする付記１記載の半導体記憶装置。
（付記１２）
該ＲＯＭはフローティングゲート構造を有したメモリセルであることを特徴とする付記１１記載の半導体記憶装置。
（付記１３）
該ＲＯＭはＭＯＳトランジスタのゲート酸化膜の破壊／非破壊を利用するメモリセルであることを特徴とする付記１１記載の半導体記憶装置。
（付記１４）
該ＲＯＭは過電流により溶断可能なフューズ配線であることを特徴とする付記１１記載の半導体記憶装置。
（付記１５）
該冗長切換情報提供手段は、該メモリの不良アドレスと該不良アドレスの不良ビット位置とを格納するために切断／非切断可能なフューズ配線を含むことを特徴とする付記１記載の半導体記憶装置。
（付記１６）
該メモリを含む第１の半導体チップと、
該冗長切換情報提供手段及び該冗長コントロール手段を含む第２の半導体チップ
を含むことを特徴とする付記１記載の半導体記憶装置。
（付記１７）
該第２の半導体チップは該冗長切換情報提供手段を更に含むことを特徴とする付記１６記載の半導体記憶装置。
（付記１８）
該冗長切換情報提供手段を含む第３の半導体チップを更に含むことを特徴とする付記１６記載の半導体記憶装置。
（付記１９）
該第１の半導体チップ及び該第２の半導体チップは、一方がフェイスダウンで他方の上に配置されることを特徴とする付記１６記載の半導体記憶装置。
（付記２０）
該第１の半導体チップ及び該第２の半導体チップは、回路構成面が互いに対向しないように一方が他方の上に配置されることを特徴とする付記１６記載の半導体記憶装置。
（付記２１）
該第１の半導体チップ及び該第２の半導体チップはプリント基板上に実装されることを特徴とする付記１６記載の半導体記憶装置。
（付記２２）
該エラー訂正機能はハミング符号に基づくものであることを特徴とする付記２記載の半導体記憶装置。
（付記２３）
該エラー訂正機能は拡大ハミング符号に基づくものであることを特徴とする付記２記載の半導体記憶装置。
（付記２４）
該エラー訂正機能は垂直水平パリティー符号に基づくものであることを特徴とする付記２記載の半導体記憶装置。
（付記２５）
該エラー訂正ＥＣＣ機能のオフの選択はマスクオプションで固定的になされていることを特徴とする付記２記載の半導体記憶装置。
（付記２６）
該エラー訂正ＥＣＣ機能のオフの選択はボンディングで固定的になされていることを特徴とする付記２記載の半導体記憶装置。
（付記２７）
該エラー訂正ＥＣＣ機能のオフの選択はレーザフューズで固定的になされていることを特徴とする付記２記載の半導体記憶装置。

本発明による冗長機能付き半導体記憶装置の構成を示すブロック図である。ＥＣＣメモリの第１の実施例の構成を示すブロック図である。従来のＥＣＣメモリの構成を示す図である。冗長コントロール手段の第１の実施例の構成を示す図である。冗長切換情報提供手段の構成の一例を示す図である。ＥＣＣメモリの第２の実施例の構成を示す図である。図６の第２の実施例のＥＣＣメモリを用いた場合の冗長機能付き半導体記憶装置の構成を示すブロック図である。第２の実施例のＥＣＣメモリを用いた場合の冗長機能付き半導体記憶装置の構成の変形例を示すブロック図である。冗長コントロール手段の第２の実施例の構成を示す図である。本発明による冗長機能付き半導体記憶装置の変形例の構成を示すブロック図である。図１０のメモリの構成を示す図である。本発明による冗長機能付き半導体記憶装置の別の変形例の構成を示すブロック図である。冗長切換情報提供手段内部の不揮発に情報を記憶する手段の一例を示す図である。冗長切換情報提供手段内部の不揮発に情報を記憶する手段の別の一例を示す図である。冗長切換情報提供手段内部の不揮発に情報を記憶する手段の別の一例を示す図である。本発明による半導体記憶装置のチップ構成の一例を示す図である。本発明による半導体記憶装置のチップ構成の別の一例を示す図である。本発明による半導体記憶装置のチップ構成の更に別の一例を示す図である。

符号の説明

１０ＥＣＣメモリ
１１冗長切換情報提供手段
１２冗長コントロール手段
２１メモリセル配列&制御回路
２２ＥＣＣロジック
３０デコーダ
３１−０乃至３１−ｎスイッチ
３２冗長ビットの信号線
４１比較器
４２不良アドレス情報格納部
４３データ位置情報格納部

Claims

２の冪乗である所定ビット数のデータの一部又は全部である第１のデータと該所定ビット数のデータをエラー訂正するに必要なビット数の第２のデータとを並列に入出力するメモリと、
該メモリに供給されるアドレス信号に応じて冗長切換情報を出力する冗長切換情報提供手段と、
該第１のデータのビット数と同数の入出力端と該メモリとの間に設けられ、該入出力端のあるビットを該メモリの該第１のデータの対応ビットに結合する第１の経路と該入出力端の該ビットを該メモリの該第２のデータの所定のビットに結合する第２の経路とを有し、該冗長切換情報に応じて該第１の経路と第２の経路との何れかを選択的に提供する冗長コントロール手段
を含むことを特徴とする半導体記憶装置。
該メモリは該第１のデータを少なくとも該第１及び該第２のデータに基づいてエラー訂正するＥＣＣロジック部を含み、該ＥＣＣロジック部のエラー訂正機能をオフに設定可能であることを特徴とする請求項１記載の半導体記憶装置。
該入出力端の該ビットは該冗長切換情報により指定されるビットであることを特徴とする請求項１記載の半導体記憶装置。
冗長切換情報提供手段は該アドレス信号が示すアドレスに不良ビットが有るか否かを示す情報と該不良ビットの位置を示す情報とを該冗長切換情報として出力するように構成されることを特徴とする請求項１記載の半導体記憶装置。
該メモリに対する書き込み処理を実行する際に該第２の経路を選択した場合には、該入出力端の該ビットを該メモリの該第２のデータの複数のビットに重複して書き込むとともに、該メモリに対する読み出し処理を実行する際に該第２の経路を選択した場合には、該メモリの該第２のデータの該複数のビットの多数決により決定した値を該入出力端の該ビットに供給するように冗長コントロール手段が構成されることを特徴とする請求項１記載の半導体記憶装置。
該冗長切換情報提供手段は、
該メモリの不良アドレスを格納する不良アドレス情報格納部と、
該不良アドレスの不良ビット位置を格納するデータ位置情報格納部と、
該アドレス信号の示すアドレスと該不良アドレス情報格納部に格納される該不良アドレスとを比較する比較部
を含むことを特徴とする請求項１記載の半導体記憶装置。
該メモリは該第１のデータ中のエラーの有無と該エラーのビット位置とを示すエラー情報を出力するＥＣＣロジック部を含み、該冗長切換情報提供手段は該ＥＣＣロジック部に結合され該エラー情報に基づいて該不良アドレス情報格納部及び該データ位置情報格納部にそれぞれ該不良アドレス及び該不良ビット位置を格納するよう構成されることを特徴とする請求項６記載の半導体記憶装置。
該メモリのテストを自動的に実行するように構成されたメモリＢＩＳＴを更に含み、該メモリＢＩＳＴは該第１のデータを該第１及び該第２のデータに基づいてエラー訂正するＥＣＣロジック部を含むことを特徴とする請求項１記載の半導体記憶装置。
該ＥＣＣロジック部は外部からの信号により該エラー訂正機能のオン／オフを設定可能に構成されることを特徴とする請求項２記載の半導体記憶装置。
該ＥＣＣロジック部は該エラー訂正機能が固定的にオフに設定されていることを特徴とする請求項２記載の半導体記憶装置。