JPH117761A - 画像用メモリ - Google Patents

Abstract

(57)【要約】 【課題】 欠陥メモリに対してスペアメモリやＥＣＣを
追加しないで単にアドレスを交換することによりメモリ
セルを救済する画像用メモリを提供する。 【解決手段】 ディスプレイ画面の画像認識に影響の大
きい部分に相当する欠陥メモリセルのアドレスをその影
響の少ない部分に相当する無欠陥メモリセルのアドレス
と交換する。アドレス信号はアドレス入力端子ＩＮから
アドレスコンバータ１１を経由してメモリアドレスデコ
ーダ２、３に供給される。アドレスコンバータ１１は、
ディスプレイ部の周辺部に相当するアドレス（Ａ０〜Ａ
ｎ）を格納する記憶回路１２と特定のアドレス（Ｂ０〜
Ｂｎ）を格納する記憶回路１３とからの２系統のアドレ
スデータとアドレスを比較する。アドレスが周辺部アド
レスＡｉと一致した場合には特定アドレスＢｉのアドレ
スを出力し、アドレスが特定アドレスＢｉと一致した場
合には周辺部アドレスＡｉを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを記憶する
半導体メモリ、とくにテレビジョン、デジタルカメラ、
ファクシミリ等の画像保持のために使用される大容量ダ
イナミックメモリのアドレス交換に関するものである。

【０００２】

【従来の技術】従来、半導体メモリの欠陥救済技術には
予備（スペア）のライン（行線、列線）を設けておき、
欠陥によって不良になったメモリセルあるいは行線や列
線などのラインをスペアラインで置き換えて救済する方
式が採られている。

【０００３】

【発明が解決しようとする課題】上記従来方式は、スペ
アラインを設ける必要があり、そのためチップサイズが
大きくなるという問題がある。また、スペアラインに置
き換えるためにはウェーハテスト時にフューズを用いて
プログラムを書き込む必要があり、そのためのテスト設
備を必要とする。さらに、フューズ用素子のために余分
なプロセスを追加する必要がある場合もあるので製造コ
ストがアップするという問題がある。半導体メモリの欠
陥救済技術として、上記のスペアメモリ以外にＥＣＣ(E
rrorChecking and Correcting) 技術を用い、欠陥があ
った場合でも正しいデータに直すメモリもある。このＥ
ＣＣ付きメモリもメモリ容量が本来の容量より大きくな
ることと、ＥＣＣ回路を追加するためにチップサイズが
大きくなるという問題がある（１６Ｍメモリでは、１１
〜１２％大きくなる）。本発明は、このような事情によ
りなされたものであり、メモリに欠陥がある場合におい
てスペアメモリやＥＣＣを追加しないで単にアドレスを
交換することによりメモリセルを救済する画像用メモリ
を提供する。また、メモリに欠陥がある場合に効率良く
アドレス交換を行ってメモリセルを救済する画像用メモ
リを提供する。

【０００４】

【課題を解決するための手段】本発明は、ディスプレイ
画面の画像認識に影響の大きい部分に相当する欠陥を有
するメモリセルのアドレスを画像認識に影響の少ない部
分に相当する欠陥のないメモリセルのアドレスと交換す
る画像メモリを特徴とする。例えば、テレビジョンで２
画面を同時表示は、副画面をメモリに保持しておき、副
画面表示の際に画像データを読み出すことで行う。この
場合、副画面の中心に相当するメモリに欠陥があった場
合は１画素であっても視聴者にとって気になる場合があ
るが周辺部であれば気にならない。あるいは、画素のＭ
ＳＢのデータに誤りがあるとノイズとして問題となるが
ＬＳＢのデータに誤りがあってもそれほど気にならな
い。また、電源が入った直後あるいは使用中であっても
短期間であれば画面に小さな異常があってもそれ以降問
題がなければ実使用上問題はない。このように本発明
は、画像用メモリはコンピュータ用メモリに比較して緩
い規格でも使用に耐えることができることを利用してな
されたものである。本発明の画像用メモリの第１の特徴
は、画面の周辺部に相当するアドレスに欠陥があった場
合は救済を行わず、周辺以外に相当するアドレスに欠陥
があった場合には、欠陥を画面の周辺に移動させること
で救済を行って大容量メモリの歩留まりを上げることに
ある。つまり、欠陥が気になる欠陥アドレスを欠陥が気
にならないアドレスと交換するというものである。この
方法としては、画面の周辺部のアドレスを利用する他
に、例えば、場合があるが周辺部であれば気にならな
い。あるいは、画素のＬＳＢ以外の欠陥アドレスを欠陥
の気にならないＬＳＢのアドレスに交換する方法もあ
る。

【０００５】本発明の画像用メモリの第２の特徴は、レ
ーザリペア等の余分の設備を必要としないリペア技術を
提供しテストコストの安いメモリを提供するものであ
り、その方法の一つは電源投入時にセルフテストを行
い、欠陥があった場合そのアドレスに対して救済するこ
とにある。欠陥アドレスの救済法としては従来のスペア
メモリ法あるいは前述の周辺アドレスと交換する方法が
ある。本発明の画像用メモリの第３の特徴は、使用条件
の変動でマージン不足になったアドレスに対してリペア
回路を提供することにある。これは、本来のメモリの動
作とセルフテストとを同時実行する回路構成により実現
する。その実現に際してリフレッシュカウンタを利用し
たもの及び未使用のスペアメモリを用いる構成をとって
回路規模縮小を実現する回路を提供する。また、本体メ
モリの書き込みデータをセルフテストのメモリにも書き
込み本体メモリの読み出し時にセルフテストのメモリか
ら読み出したものと比較する回路でセルフテストを行わ
ない場合と同等の動作スピードを実現する回路を提供す
る。

【０００６】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の発明の実施の形態を説明する。図１は、アドレス交換
回路の回路ブロック図、図２は、このアドレス交換回路
を備えた画像用メモリの回路ブロック図である。図２に
示すように、メモリセルアレイ１には、ロウデコーダ２
及びカラムデコーダ３が接続されており、これらのデコ
ーダには、アドレス交換回路１０の出力が入力される。
すなわち、アドレス交換回路１０には、行アドレスバッ
ファ及び列アドレスバッファを有する外部アドレス入力
部１０′を構成するアドレス入力端子ＩＮからアドレス
信号が入力されて、ロウデコーダ（行デコーダ）２やカ
ラムデコーダ（列デコーダ）３などのメモリアドレスデ
コーダに出力する出力信号が生成される。メモリセルア
レイ１、ロウデコーダ２及びカラムデコーダ３は、画像
用メモリの記憶回路部を構成する。

【０００７】図１に示すように、アドレス信号は、行ア
ドレスや列アドレスなどのアドレス入力端子ＩＮからア
ドレスコンバータ１１を経由してメモリアドレスデコー
ダ２、３に供給される。アドレスコンバータ１１は、デ
ィスプレイ装置のディスプレイ部の周辺部に相当するア
ドレス（Ａ０〜Ａｎ）を格納する記憶回路１２と特定の
アドレス（Ｂ０〜Ｂｎ）を格納する記憶回路１３とから
の２系統のアドレスデータとアドレスを比較する。アド
レスが周辺部アドレスＡｉと一致した場合には特定アド
レスＢｉのアドレスを出力し、アドレスが特定アドレス
Ｂｉと一致した場合には周辺部アドレスＡｉを出力す
る。画素のＬＳＢ以外の欠陥の場合にも同様に予め救済
用のアドレスとしてＬＳＢのアドレスを設定すれば、欠
陥アドレスは、ＬＳＢとして用いられ、画像としての劣
化を小さくできる。救済用アドレスを周辺のＬＳＢとす
ればさらに欠陥の影響を小さくできる。

【０００８】以上のようなアドレス交換回路１０をメモ
リセルの救済に適用する。画面の周辺部に相当するアド
レスのメモリセルに欠陥があった場合は救済を行わず、
周辺以外に相当するアドレスのメモリセルに欠陥があっ
た場合には、欠陥を画面の周辺に移動させる（上記アド
レスの比較において、アドレスが特定アドレスＢｉと一
致した場合には周辺部アドレスＡｉを出力することによ
り移動を行う。）、あるいは、画素データのＭＳＢデー
タに欠陥があった場合にはこの欠陥アドレスをＬＳＢの
アドレスに変換することで救済を行って大容量メモリの
歩留まりを上げることにある。図３は、画像４、例え
ば、テレビジョンの模式図であり、主画面４２と副画面
４１の２画面を同時表示する。副画面をメモリに保持し
ておき、副画面表示の際に画像データを読み出す。この
場合、副画面４１の中心に相当するメモリに欠陥があっ
た場合は１画素であっても視聴者にとって気になる場合
があるが周辺部であれば気にならない。また、電源が入
った直後あるいは使用中であっても短期間であれば画面
に小さな異常があってもそれ以降問題がなければ実使用
上問題はない。画像４は、制御部４３で制御される。

【０００９】次に、図４を参照して第２の発明の実施の
形態を説明する。図４は、フューズを用いずにメモリの
欠陥を救済するアドレス交換回路を表す回路ブロック図
である。この回路では電源投入時にセルフテスト回路１
４のテストにより不具合があった場合は、不具合のあっ
たアドレスを記憶回路１３に保持し、通常のフューズに
よるプログラム書き込みの代わりとする。図４に示すよ
うに、アドレス信号は、アドレス入力端子ＩＮからアド
レスコンバータ１１を経由してメモリアドレスデコーダ
２、３に供給される。アドレスコンバータ１１は、アド
レス（Ａ０〜Ａｎ）を格納する記憶回路１２と特定のア
ドレス（Ｂ０〜Ｂｎ）を格納する記憶回路１３とからの
２系統のアドレスデータとアドレスを比較する。記憶回
路１３には、テスト結果に基づいて不具合となったアド
レスが入力されるようになっている。したがって前記特
定アドレスは、不具合のアドレスである。この比較によ
ってアドレスが周辺部アドレスＡｉと一致した場合には
特定アドレスＢｉのアドレスを出力し、アドレスが特定
アドレスＢｉと一致した場合にはアドレスＡｉを出力す
ることになる（請求項４）。

【００１０】セルフテスト回路１４は、電源投入時等に
動作する。セルフテスト回路１４にアドレス、書き込み
データ、期待値が供給され、全メモリアドレスの動作が
チェックされる。テストの結果不具合があると判明した
アドレスを記憶回路１３に格納する。実際に使用する時
にはアドレスと記憶回路１３のアドレスデータＢ０〜Ｂ
ｎを比較し、一致した場合には記憶回路１２のアドレス
データをアドレスとする。ここで、記憶回路１２のアド
レスデータとして図１の場合のように画面周辺に相当す
るアドレスＡｉを用いる場合にはアドレスを交換する回
路とすることも可能であり、リペア用メモリを削減する
ことができ、チップサイズを縮小できる（請求項３）。

【００１１】次に、図５及び図６を参照して第３の発明
の実施の形態を説明する。図はいずれもメモリの欠陥を
救済するアドレス交換回路の回路ブロック図である（請
求項４）。図５に示すように、アドレス信号は、アドレ
ス入力端子ＩＮからアドレスコンパレータ１５を経由
し、記憶部を構成するメモリセルアレイの主メモリ１６
に供給される。記憶回路１３には、セルフテスト回路１
４からテスト結果に基づいて不具合となったアドレスが
入力されるようになっている。記憶回路１２のアドレス
データがスペアメモリ１７のアドレスの場合において、
図５の回路では、アドレスを変換することなく、出力デ
ータをスペアメモリ１７の出力データに置き換える構成
になっている。この回路が主メモリ１６及びスペアメモ
リ１７のいずれの出力を選択するかはアドレスコンパレ
ータ１５の出力により制御されるセレクタ１８によって
決められる。図６は、アドレスとしてスペア使用（イネ
ーブル）・不使用（ディスエーブル）信号を追加し、図
５のセレクタ１８を削減した回路である。

【００１２】次に、図７を参照して第４の発明の実施の
形態を説明する。図は、メモリの欠陥を救済するアドレ
ス交換回路の回路ブロック図である（請求項８）。セル
フテスト回路１４は、電源投入時等に動作する。セルフ
テスト回路１４にアドレス、書き込みデータ、期待値が
供給され、全メモリアドレスの動作がチェックされる。
テストの結果不具合があると判明したアドレスは記憶回
路１３に格納される。実際に使用する時にはアドレスと
記憶回路１３のアドレスデータＢ０〜Ｂｎを比較し、一
致した場合には記憶回路１９のアドレスデータＣ０〜Ｃ
ｎをアドレスとする。ここで、この記憶回路１９のアド
レスデータとして図１の場合のように画面周辺に相当す
るアドレスＣｉを用いる。一方、記憶回路１２のアドレ
スデータがスペア回路１７のアドレスの場合、アドレス
を変換することなく、出力データをスペアメモリ回路１
７の出力データに置き換える構成になっている。このよ
うに、この発明の実施の形態では、スペアメモリ回路の
利用と周辺部のアドレス交換の両方法で不具合アドレス
に対応することができる。この場合には同一製品で出荷
時テストで使用する製品の仕様により、スペアメモリで
完全に置き換えできるものとできないものにランクを分
けることも可能である。

【００１３】次に、図８及び図９を参照して第５の発明
の実施の形態を説明する。図は、いずれも画像用メモリ
の回路ブロック図である（請求項５）。スペア用の行及
び列ラインを用意したメモリにおいて、例えば、リペア
用の行ラインが４本、列ラインが４本ある場合、リペア
すべき行ラインが５本、列ラインが２本ある場合には通
常のメモリではリペアできないので不良品となってしま
う。この発明の実施の形態ではリペア用メモリのアドレ
スを本来のメモリアドレスの行アドレスと列アドレスの
両方切り替え可能なアドレス回路を用いることにより少
ない回路追加でリペア数を実効的に増やせる画像用メモ
リを提供する。

【００１４】図８は、スペアメモリ部を行ラインのみで
構成したアドレス回路２０の例である。説明を簡単にす
るためアドレスが８ビットからなり、行及び列アドレス
がそれぞれ４ビットからなる場合（行アドレスＡ０〜Ａ
３、列アドレスＡ４〜Ａ７）を示す。例えば、Ａ０〜Ａ
３＝（０１０１）とＡ４〜Ａ７＝（１０１０）をリペア
する場合、行デコーダ出力リペア制御信号Ａｙにより、
リペア用行ラインＳ０又はＳ１が選択される。カラムデ
コーダに入る信号Ａｘとしては行ラインのリペア時には
列アドレスＡ４〜Ａ７を用い、列ラインのリペア時には
行アドレスＡ０〜Ａ３を用いる。図９は、スペアメモリ
部を行ラインと列ラインの両方で構成したアドレス回路
２０、２１の例である。スペアメモリ部を行ラインのみ
で構成したアドレス回路２０と列ラインのみで構成した
アドレス回路２１を有している。行ラインあるいは列ラ
インのリペア時に制御信号により行アドレスと列アドレ
スとを交換することができるので少ない回路追加でリペ
ア数を実効的に増やすことができる。

【００１５】次に、図１０及び図１１を参照して第６の
発明の実施の形態を説明する。この発明の実施の形態で
は、外部の信号により画面の周辺のどの位置とアドレス
を交換するかを指定する手段を備えている（請求項
７）。リペアの単位を大きく取った場合には、画面の周
辺といえども欠陥が問題となることがある。例えば映画
の字幕部分にリペア用のブロックがあると欠陥が目立つ
場合が起こりうる。この場合にリペア用ブロックを例え
ば字幕のない画面の左端に相当するアドレスとすること
で対応できる。図１０の回路は、視聴者が画面に欠陥が
あることに気付いた場合、外部より図１のアドレス回路
（例えば、レジスタ）１２に入るデータを入力すること
で入れ替えるものである。この入れ替えは必ずしもデー
タを全て入力しなくても大まかな指示によりソフトウェ
ア／ハードウェアで予め詳細なアドレス交換手順を決定
できるようにプログラムすることも可能である。図１１
に外部信号によりリペアに割り振る優先順位を変更する
ことで所望の画面位置のアドレスをリペア用に使用しな
い回路の例を示す。この回路は後に述べるセルフテスト
による方式で順次ＮＧアドレスをレジスタに書き込む回
路方式で有効である。

【００１６】図１１に示された回路では、リセット信号
ＲＥＳＥＴによりリセット付きシフトレジスタＳＲＲ0
〜ＳＲＲｎは、すべて“０”となる。したがって、シフ
トレジスタＳＲＲｎの出力の反転であるＱＮ信号が
“１”となり、シフトレジスタＳＲＲ0 〜ＳＲＲｎのク
ロック端子ＣＰにクロック信号ＣＬＯＣＫが入ることに
なる。クロックパルスのたびにＮ0 、Ｎ1 、Ｎ2 ・・・
Ｎｎの順にパルスが発生する。その時信号ｍｏｄｅ1 〜
ｍｏｄｅｎのどれが“１”であるかにより、レジスタＡ
0 〜Ａｎのどれがそのタイミング時のアドレス信号を取
り込むか選択することができる。この図１１に示される
回路では、信号ｍｏｄｅ1 が“１”の場合は最初のアド
レスはレジスタＡ0 に、２番目のアドレスはレジスタＡ
1 に取り込まれるのに対し、信号ｍｏｄｅ2 が“１”の
場合には最初のアドレスはレジスタＡ1 に、２番目のア
ドレスはレジスタＡ0 に取り込まれる。図１１のレジス
タＡ0 〜Ａｎは、図１等に用いられる記憶回路１３のレ
ジスタＢ０〜Ｂｎに相当するものである。リペアに使用
しないレジスタには存在しないアドレスを入れるように
すればスペアをすべて使用しない場合は優先順位の低い
ものは使用されないため所期の目的が達成できる。

【００１７】次に、図１２、図１３及び図２８を参照し
て第７の発明の実施の形態を説明する（請求項８）。図
１２は、図４に用いる電源立上がり検出回路を基板バイ
アス発生回路を利用して実現したものであり、基板バイ
アス電圧発生回路２２及び比較回路２４を備えている。
基板バイアス電圧及び基準電圧２３を比較回路２４で比
較し、その出力がセルフテスト回路１４及び基板バイア
ス電圧発生回路２２に入力されるようになっている。セ
ルフテスト回路に基板バイアス電圧が最初に所定の電圧
になった直後にセルフテスト信号が立ち上がる回路（図
２８に示す）を置くことにより、基板バイアス電圧が所
定の電圧になってからテストするため実動作時セルフテ
ストの動作マージンを同一にできる。図１３は、図１２
の基板バイアス発生回路２２の例である。ＰＭＯＳトラ
ンジスタＭＰ０には基板バイアスがかかっており、ＰＭ
ＯＳトランジスタＭＰ１には基板バイアスがかかってい
ない。この両者の電流を比較して動作させるか否か判断
させる。ここで、図１３に示す信号Ａ′が図１２に示す
基板バイアスＯＫ信号Ａの反転信号に相当し、信号Ａ′
は、“Ｈ”で基板バイアス発生回路２２が動作する。し
たがって、信号Ａ′が“Ｌ”でパワーオン信号が立ち上
がるようにすれば良い。

【００１８】次に、図１４を参照して第８の発明の実施
の形態を説明する（請求項９）。図１４の回路は、セル
フテストに用いるアドレス発生回路としてリフレッシュ
用カウンタ２５を用いている。すなわち、アドレス変換
回路には、セルフテストのアドレス発生に用いるリフレ
ッシュのためのカウンタ２５と、アドレス入力ＩＮとリ
フレッシュ用カウンタ２５の出力とを入力して両者のい
ずれかを選択するセレクタ２６とがさらに含まれてい
る。

【００１９】次に、図１５、図１６及び図１７を参照し
て第９の発明の実施の形態を説明する（請求項１０）。
テレビジョン等の機器では通常、電源投入時から条件が
大きく変わることはないが場合によっては電源投入時と
使用条件が異なる等のため電源投入時にＯＫでその後Ｎ
Ｇになることも起こりうる。その対策として一つは電源
投入時のセルフテストを通常の使用条件よりも厳しめに
設定する方法であり、もう一つは常にテストを行い、Ｎ
Ｇになった場合に直ちに切り替える回路を設けることで
ある。常時セルフテストを行う方法として、クロックに
同期して動作させるタイプでは図１５のようにクロック
の立ち上がり時に通常動作を、そしてクロックの立ち下
がり時にセルフテスト動作を行うことで２つの動作を交
互に行う方法が考えられ、非同期動作の場合でも図１６
のように通常動作（ノーマルモード）の後に常にセルフ
テスト動作（セルフテストモード）を行わせることによ
り交互動作を実現できる。

【００２０】図１７のアドレス変換回路は、セルフテス
トのアドレス発生に用いるカウンタ２７と、アドレス入
力ＩＮとカウンタ２７の出力とを入力して両者のいずれ
かを選択するセレクタ２６とが含まれている。アドレス
信号は、アドレス入力端子ＩＮからアドレスコンバータ
１１を経由してメモリアドレスデコーダ２、３に供給さ
れる。アドレスコンバータ１１は、アドレス（Ａ０〜Ａ
ｎ）を格納する記憶回路１２と特定のアドレス（Ｂ０〜
Ｂｎ）を格納する記憶回路１３とからの２系統のアドレ
スデータとアドレスを比較する。記憶回路１３には、テ
ストコントロール回路２８に制御させたセルフテスト結
果に基づいて不具合となったアドレスが入力されるよう
になっている。したがって前記特定アドレスは不具合の
アドレスである。テストアドレスカウンタ２７とテスト
コントロール回路２８は、例えば、図４のセルフテスト
回路１４を構成している。図１７において、セルフテス
ト用アドレスカウンタ２７の示すアドレスのデータを一
旦セルフテスト用記憶回路（退避用メモリ）２９に移
す。この時点で通常動作のタイミング時に被テストアド
レスが入力された場合には退避用メモリがアクセスされ
るように設定する。第２のテストサイクルでテストデー
タとして“０”を書き込み、第３のテストサイクルでデ
ータを読み出す。第４及び第５のテストサイクルでデー
タ“１”の書き込み、読み出しを行う。第６のテストサ
イクルで退避していたデータを書き込む。以上のように
６サイクルで１アドレスのテストを行う。

【００２１】次に、図１８を参照して第１０の発明の実
施の形態を説明する。図１８は実動作時にセルフテスト
を行う回路で、実動作時にデータを被テストアドレスに
書き込むと共にセルフテスト用記憶回路にも書き込み、
読み出し時に両者のデータを比較回路３０で比較してテ
ストする回路である（請求項１０）。テスト用のメモリ
をデータの退避用としてではなく同時書き込み用として
用いる。ＦＩＦＯメモリを用いる場合にはセルフテスト
による動作スピードの低下がなくなる。

【００２２】次に、図１９、図２０及び図２１を参照し
て第１１の発明の実施の形態を説明する（請求項１
２）。この発明の実施の形態は図１７及び図１８のセル
フテスト用記憶回路２９をメモリセルアレイのカラム部
に配置したことを特徴とする。図１９は、記憶回路２９
をメモリセルアレイのカラム部に置いたものであり、配
線部分が小さくなる利点があり、少ない面積の増加で多
くの記憶回路が配置できるためセルフテストを高速に行
うことができる。この回路を実動作時リペア方式に用い
れば、被テスト回路のデータ保持時間を実使用状態で行
ってもテスト時間はわずかで終了する。例えば、メモリ
セル５１２個に１個セルフテスト用記憶回路を配置し、
各メモリセルは、５１２サイクル毎にリフレッシュされ
るとすると５１２×５１２＝２６２１４４サイクルでテ
ストが終了する。１サイクルが１４０ｎｓ（ＮＴＳＣ信
号の２ｆｓｃ）の場合には３７ｍｓ程度となる。この場
合には、使用中にマージンにより、不具合の起きたアド
レスについても数画面エラー状態が続く程度でリペアを
終了し正常画面に復帰させることができる。図２０に図
１９のセルフテスト用記憶回路（Ｘｉ）２９の詳細を示
す。信号Ａ０、Ａ０Ｎでビット線ペアのどちらのデータ
を取り込むかを選択し、ＣＰ１信号のタイミングでメモ
リセルに書き込むデータをシフトレジスタＳＲＲにも取
り込む。次に読み出し時にメモリセルから読み出したデ
ータとシフトレジスタＳＲＲのデータを比較する。その
結果はＣＰ２信号のタイミングでリセット付きシフトレ
ジスタに取り込み結果を保持する。

【００２３】図２０は、１カラムについて１つのセルフ
テスト用記憶用回路を配置した例であるが、２カラムで
共用してもあるいは更に多くのカラムで共用する回路に
することもできる。図２１は、カラム部にセルフテスト
用記憶回路２９を配置した場合のエラー検出回路の他の
例を示す。図の回路で隣同士の２つの比較回路２９（不
一致で正）の論理積を取り、その論理和が正であればそ
のときの行アドレスがＮＧと判定する。この行アドレス
ＮＧ信号（ＲＮＧ）で比較結果信号のカラム方向への出
力がマスクされる。行アドレスＮＧ信号により、その時
の行アドレスをリペア回路のＮＧアドレス記憶部に格納
する。行アドレスがＮＧの出ない場合にはマスクされな
いため列アドレスＮＧ信号が出力される。図２０の回路
を図２１に示すセルフテスト用記憶回路（Ｘｉ）２９に
用いる場合は、ＲＮＧ信号をリセット付きシフトレジス
タＳＲＲのリセット信号とすれば同様の作用が行える。
列アドレスＮＧ信号は、列アドレス不良チェックシーケ
ンスで列アドレスが選択されるまで保持され、列アドレ
スが選択されたときにこの信号が成立している場合にそ
の時のアドレスをリペア回路のＮＧアドレス記憶部に格
納する。この結果、次にそのアドレスがきた場合にリペ
アを行うことになる。列アドレスは正規の動作で選ぶ方
式あるいはテスト用にカウンタで発生させる方式のどち
らでも良い。正規の動作で選ぶこととすれば図１９のＤ
ｉ信号（Ｄ0 〜Ｄｎ）をＣｉ信号（Ｃ0 〜Ｃｎ）とする
ことができるので回路構成が簡単になる。

【００２４】次に、図２２を参照して第１２の発明の実
施の形態を説明する。図２２に於いて、セルフテストに
用いるアドレス発生用カウンタ（ＣＮＴＲ）３２は、列
アドレス不良検出テスト時は列アドレス固定で行アドレ
スを順次変更する。行アドレスが一巡した後、列アドレ
スを変更する（例えばプラス１する）。列アドレス判定
回路（ＤＥＴＣＯＬ）３３は、列アドレスが変更された
ときにリセットするカウンタを有し、メモリデータ判定
回路がＮＧと判定した回数をカウントする。あらかじめ
決められた個数、例えば、４個の不良アドレスをメモリ
データ判定回路が検出した場合は列アドレス不良と判定
する。不良列アドレス記憶回路（ＲＣＯＬ１，２，３，
４）３４は、この判定のタイミングでアドレスを取り込
み、不良列アドレスを保持する。ＲＣＯＬ１回路は、不
良列アドレスを取り込むとＲＣＯＬ２回路を動作可能に
する。同様にＲＣＯＬ３回路は、ＲＣＯＬ２回路が不良
の列アドレスを取り込むと動作可能となる。ＲＣＯＬ１
回路が不良列アドレスを取り込まない場合、すなわち不
良列アドレスが存在しない場合には以下の列アドレスス
ペア動作を禁止する。

【００２５】実使用時には列アドレスとＲＣＯＬ回路の
列アドレスとを比較し、一致した場合には本来のアドレ
スの回路の動作を止め、列アドレスをスペア列アドレス
に切り替える。図２２は、ＲＣＯＬ回路等には４組の列
アドレス回路の不良アドレス記憶回路、比較回路を持つ
ものの回路例であり、第１の不良アドレスの場合は第１
のスペアアドレス、第２の不良アドレスの場合は第２の
スペアアドレス、以下同様に第３、第４のスペアアドレ
スが設定され、最大４組の列アドレス不良を救済でき
る。この発明の実施の形態では、スペアアドレスに切り
替える回路を示したが映像用等の記憶回路に於いては第
２の発明の実施の形態のように周辺のアドレスと交換す
ることも可能である。

【００２６】次に、図２３を参照して第１３の発明の実
施の形態を説明する（請求項１１）。図２３に示すよう
に、メモリセルアレイには、主メモリ１６、スペアメモ
リ１７及びセルフテスト用記憶回路（ＳＦＴＭＥＭ）２
９が含まれている。セルフテスト用記憶回路２９は、行
のスペアと同一回路となっており、セルフテストは、行
アドレス単位で行うようになっている。すなわち、セル
フテストを行う行アドレスについては本来の読み書きの
メモリ動作をセルフテスト用記憶回路２９が行う。まず
最初にテストを行う行アドレスの記憶内容をセルフテス
ト用記憶回路２９にコピーする。この動作完了後、実働
作のタイミング時にはテストされるアドレスは、セルフ
テスト用記憶回路２９のアドレスに変換される。セルフ
テストが完了するとセルフテスト用記憶回路２９の記憶
内容をコピーした後アドレス変換を中止させる。セルフ
テスト用記憶回路を列スペアと同一回路とすることも同
様に可能である。テストアドレスカウンタ２７とテスト
コントロール回路２８とは、例えば、図４のセルフテス
ト回路１４を構成している。

【００２７】次に、図２４及び図２５を参照して第１４
の発明の実施の形態を説明する。図２４において、行ア
ドレス判定回路（ＤＥＴＲＯＷ）３６は複数のカラムの
メモリデータ判定回路出力の論理積をチェックする回路
である。図２５にＤＥＴＲＯＷ回路３６の例を示す。ｃ
１〜ｃ８は、メモリ部からのカラム出力信号であり、本
来“Ｌ”出力であるべき時（このとき制御信号ｃｈｋ０
１は“Ｈ”）にｃ１〜ｃ４すべてが“Ｈ”あるいはｃ５
〜ｃ８すべてが“Ｈ”の場合には行アドレスＮＧと判定
し、ＮＧ−ｄｅｔ出力を“Ｈ”とする。本来“Ｈ”出力
であるべき時に４個同時にＮＧの場合も同様にＮＧ−ｄ
ｅｔ出力は“Ｈ”となる。このように、複数のカラム
（図２５では４個）のメモリデータが同時にＮＧの場合
行アドレス判定回路３６により、行アドレス不良と判定
し、不良行アドレス記憶回路（ＲＲＯＷ１，２，３，
４）３４は、この判定のタイミングで行アドレスを取り
込み、不良の行アドレスを保持する。ＲＲＯＷ１回路
は、不良の行アドレスを取り込むとＲＲＯＷ２回路を動
作可能にする。同様にＲＲＯＷ３回路は、ＲＲＯＷ２回
路が不良の行アドレスを取り込むと動作可能となる。Ｒ
ＲＯＷ１回路が不良行アドレスを取り込まない場合、す
なわち不良行アドレスが存在しない場合には、以下の行
アドレススペア動作を禁止する。

【００２８】実使用時には行アドレスとＲＲＯＷ回路３
４の行アドレスを比較し、一致した場合には本来のアド
レスの回路の動作を止め、行アドレスをスペア行アドレ
スに切り替える。図２４の回路では、ＲＲＯＷ回路等に
は４組の行アドレス回路の不良アドレス記憶回路、比較
回路を持つものの回路例であり、第１の不良アドレスの
場合は第１のスペアアドレス、第２の不良アドレスの場
合は第２のスペアアドレス、以下同様に第３、第４のス
ペアアドレスが設定され、最大４組の行アドレス不良を
救済できる。図の例では、スペアアドレスに切り替える
回路を示したが映像用等の記憶回路に於いては、例え
ば、第２の発明の実施の形態のように周辺のアドレスと
交換することも可能である。

【００２９】次に、図２６及び図２７を参照して本発明
のセルフテスト回路を説明する。図２６のセルフテスト
回路は、電源投入時などにメモリ全体を一度にテストす
る回路である。このセルフテスト回路は、電源の立上が
り信号などのスタート信号により図２７の各種のタイミ
ング信号を発生させて、セルフテストが終了すると、セ
ルフテストモードを終了させるタイミング発生回路（Ｔ
ＭＧ）３７、セルフテストモード信号が“Ｈ”の場合に
アドレスを前記タイミング発生回路３７からのアドレス
に切り替えるアドレス選択回路（ＡＤＳＥ）３８、同じ
くセルフテストモード信号が“Ｈ”の場合に、書き込み
データ信号を前記タイミング発生回路３７からの信号Ｃ
ＨＫに切り換える書き込みデータ選択回路（ＷＤＳＥ）
３９、読み出し信号とタイミング発生回路３７から供給
される期待値とを比較する比較回路（ＣＭＰ）４０、比
較回路４０によりメモリセルが不良と判定された場合に
そのアドレスをストアするためのリペアアドレスストア
回路（ＲＡＤＳ）４４から構成されている。

【００３０】このセルフテスト回路の動作を説明する。
スタート信号は、電源立上がりの後ＤＲＡＭの動作が正
常に行える状態になったことを示す信号、ＤＲＡＭの動
作がセルフテストを行える時間休止できる場合にＤＲＡ
Ｍ使用システムよりでる信号又はＩＣ出荷時のテスト時
の信号等である。このスタート信号によりタイミング発
生回路３７でセルフテストモード信号が発生し、次のい
ずれかの状態になるまでセルフモード信号を“Ｈ”に保
つ。すべてのメモリセルをチェックし、不良アドレス
を検出した場合にそのアドレスをリペアアドレスストア
回路４４にストアし終えた。不良アドレスがリペア可
能な個数より多く検出された。セルフテストモード信号
によって、アドレスは、アドレス選択回路３８によりタ
イミング発生回路３７で発生した信号に、書き込みデー
タは、書き込みデータ選択回路３９によりタイミング発
生回路３７のＣＨＫ信号となる。

【００３１】まず、ＣＨＫ＝“Ｌ”としてアドレスをタ
イミング発生回路３７内のカウンタを用いて順に進ま
せ、全メモリに書き込んだ後、全メモリを順に読み出
し、ＣＨＫ信号（“Ｌ”）と比べる。比較結果で不良と
なった場合は、そのアドレスをリペアアドレスストア回
路４４に取り込む。リペアアドレスストア回路４４に取
り込まれたアドレスは、通常動作時に外部アドレスと比
較し、一致した場合にリペア動作を行うために用いられ
る。全アドレスをチェックし終えた時、セルフテストモ
ード信号は、“Ｌ”となり、このＤＲＡＭを使用するシ
ステムに使用可能であることを伝え、アドレスを外部ア
ドレスに切り換え、書き込みデータも外部書き込みデー
タ信号に変更する。不良アドレスがリペア可能な個数よ
り多く検出した場合はシステムにリペア不能であること
を伝える。

【００３２】本発明は、以下のような作用効果が認めら
れる。 （１）画像用メモリに於いては、スペア用のメモリを設
けなくても同程度の効果が得られメモリのコストダウン
が達成できる。 （２）リペア用の評価設備、プロセスが不要であり、メ
モリのコストダウンが可能である。 （３）従来と同じ規模のリペア用メモリを用意すれば従
来よりも多い欠陥に対しても対応できるため、歩留まり
が向上する。リペア用メモリを削減しても同じ歩留まり
が達成できるのでチップサイズの縮小が可能であり、い
ずれの場合もコストダウンが可能である。 （４）特定の画面周辺のデータにエラーがあってはまず
い場合にこれを回避することができる。 （５）電源の立上がり時よりも動作条件が厳しくなった
ためマージン不足でエラーを起こすような不具合に対し
てのリペアが可能である。 （６）セルフテストのためのアドレスカウンタを別に設
ける必要がないため、チップサイズを小さくできる。 （７）セルフテスト動作と通常動作を並列で行うことが
でき、メモリの動作スピードを上げることができる。 （８）データ保持特性を含めてテストするとテスト用メ
モリが小さい場合テスト時間が長くなる。本発明のよう
にスペア用メモリをテスト用メモリとすればチップサイ
ズを小さくできる。 （９）セルフテスト用の記憶回路部分をメモリアレイの
カラム回路部に配置すると配線部が小さくなるため多く
の回路が配置でき、セルフテストを高速で行うことがで
きる。 （１０）テスト用記憶回路を多数配置することでセルフ
テストを高速で行うことが可能になる。 （１１）多数のアドレスのチェックを行えるにも関わら
ず、配線数を非常に小さくできる。 （１２）行ライン不良と列ライン不良とで、救済方法を
変えることができ、救済の可能性を大きくできる。

【００３３】

【発明の効果】本発明ではスペア用のメモリを設けなく
ても同程度の効果が得られるのでコストダウンが達成で
きるとともにサイズを小さくすることができる。また本
発明では、従来と同じ規模のリペア用メモリを用意すれ
ば従来よりも多い欠陥に対しても対応できるため歩留ま
りが向上する。リペア用メモリを削減しても同じ歩留ま
りが達成できるのでチップサイズの縮小が可能であり、
いずれの場合もコストダウンが可能である。またセルフ
テストのためのアドレスカウンタを別に設ける必要がな
いため、チップサイズを小さくできる。さらにセルフテ
スト動作と通常動作を並列で行うことができるので動作
スピードを上げることが可能になる。

【図面の簡単な説明】

【図１】本発明のアドレス交換回路部の回路ブロック
図。

【図２】本発明のアドレス交換回路を含む画像用メモリ
の回路ブロック図。

【図３】本発明の画像用メモリが用いられる画像のブロ
ック図。

【図４】本発明のアドレス交換回路部の回路ブロック
図。

【図５】本発明のアドレス交換回路を含む画像用メモリ
の回路ブロック図。

【図６】本発明のアドレス交換回路を含む画像用メモリ
の回路ブロック図。

【図７】本発明のアドレス交換回路を含む画像用メモリ
の回路ブロック図。

【図８】本発明のアドレス交換回路を含む画像用メモリ
の回路ブロック図。

【図９】本発明のアドレス交換回路を含む画像用メモリ
の回路ブロック図。

【図１０】本発明のアドレス交換回路部の回路ブロック
図。

【図１１】本発明の画像用メモリに用いるアドレス交換
回路の部分回路図。

【図１２】本発明のアドレス交換回路部のブロック図。

【図１３】本発明の画像用メモリに用いる基板バイアス
発生回路の回路図。

【図１４】本発明のアドレス交換回路部のブロック図。

【図１５】本発明の画像用メモリの動作タイミング図。

【図１６】本発明の画像用メモリの動作タイミング図。

【図１７】本発明のアドレス交換回路を含む画像用メモ
リの回路ブロック図。

【図１８】本発明のアドレス交換回路を含む画像用メモ
リの回路ブロック図。

【図１９】本発明の画像用メモリのカラム部回路図。

【図２０】本発明の画像用メモリに用いられるセルフテ
スト用記憶回路部の回路図。

【図２１】本発明の画像用メモリのカラム出力部の回路
図。

【図２２】本発明のアドレス交換回路を含む画像用メモ
リの回路ブロック図。

【図２３】本発明のアドレス交換回路を含む画像用メモ
リの回路ブロック図。

【図２４】本発明のアドレス交換回路を含む画像用メモ
リの回路ブロック図。

【図２５】本発明の画像用メモリに用いられる行アドレ
ス判定回路の回路図。

【図２６】本発明のアドレス交換回路を含む画像用メモ
リの回路ブロック図。

【図２７】本発明の画像用メモリの動作時における信号
のタイミング図。

【図２８】図１２のアドレス交換回路部に用いるセルフ
テスト回路の部分回路図。

【符号の説明】

１・・・メモリセルアレイ、 ２・・・ロウデコー
ダ、３・・・カラムデコーダ、 ４・・・ディスプレ
イ装置、１０・・・アドレス交換回路、 １０′・・
・外部アドレス入力部、１１・・・アドレスコンバー
タ、 １２、１３、１９・・・記憶回路、１４・・・
セルフテスト回路、 １５・・・アドレスコンパレー
タ、１６・・・主メモリ、 １７・・・スペアメモ
リ、１８・・・セレクタ、 ２０、２１・・・アドレ
ス回路、２２・・・基板バイアス発生回路、 ２３・
・・基準電圧、２４・・・比較回路（コンパレータ）、
２５・・・リフレッシュカウンタ、２６、３５・・・
セレクタ、 ２７・・・テストアドレスカウンタ、２
８・・・テストコントロール回路、 ２９・・・セルフ
テスト用記憶回路、３０・・・比較回路、 ３１・・
・ＡＮＤ回路、３２・・・アドレス発生用カウンタ（Ｃ
ＮＴＲ）、３３・・・列アドレス判定回路（ＤＥＴＣＯ
Ｌ）、３４・・・不良列アドレス記憶回路（ＲＣＯＬ
１，２，３，４）、３４ａ・・・不良列アドレス記憶回
路（ＲＲＯＷ１，２，３，４）、３６・・・行アドレス
判定回路（ＤＥＴＲＯＷ）、３７・・・タイミング発生
回路（ＴＭＧ）、３８・・・アドレス選択回路（ＡＤＳ
Ｅ）、３９・・・データ選択回路（ＷＤＳＥ）、 ４０
・・・比較回路（ＣＭＰ）、４１・・・副画面、 ４
２・・・主画面、 ４３・・・制御部、４４・・・リ
ペアアドレスストア回路（ＲＡＤＳ）。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 外部アドレス入力部と、 行アドレスデコーダ、列アドレスデコーダ及びメモリセ
   ルアレイを有する記憶回路部と、 前記メモリセルアレイの情報画像の所定の部分に相当す
   るメモリセルアドレスを前記画像の他の部分に相当する
   メモリセルアドレスと交換する手段とを備えていること
   を特徴とする画像用メモリ。
2. 【請求項２】 外部アドレス入力部と、 行アドレスデコーダ、列アドレスデコーダ及びメモリセ
   ルアレイを有する記憶回路部と、 前記メモリセルアレイの情報画像の中心部に相当するメ
   モリセルアドレスを前記画像の周辺部に相当するメモリ
   セルアドレスと交換する手段とを備えていることを特徴
   とする画像用メモリ。
3. 【請求項３】 メモリセルが正常に動作するか否かを調
   べるセルフテスト回路をさらに備え、このセルフテスト
   回路によるテストの結果、動作が異常と判定されたアド
   レスを画面の周辺部に相当するアドレスと交換する手段
   を備えていることを特徴とする請求項２に記載の画像用
   メモリ。
4. 【請求項４】 外部アドレス入力部と、 行アドレスデコーダ、列アドレスデコーダ、スペアメモ
   リ及びメモリセルアレイを有する記憶回路部と、 メモリセルが正常に動作するか否かを調べるセルフテス
   ト回路とを備え、 前記セルフテスト回路によるテストの結果、動作が異常
   と判定されたアドレスを前記スペアメモリ用アドレスと
   交換する手段を備えていることを特徴とする画像用メモ
   リ。
5. 【請求項５】 外部アドレス入力部と、 行アドレスデコーダ、列アドレスデコーダ及びメモリセ
   ルアレイを有する記憶回路部と、 行ライン又は列ラインから構成されたスペアメモリ部
   と、 行ラインあるいは列ラインのリペア時に制御信号により
   行アドレスと列アドレスとを交換する手段とを備えたこ
   とを特徴とする画像用メモリ。
6. 【請求項６】 メモリセルが正常に動作するか否かを調
   べるセルフテスト回路をさらに備え、このセルフテスト
   回路によるテストの結果、動作が異常と判定されたアド
   レスをスペアメモリ用アドレスと交換する手段を備えて
   いることを特徴とする請求項５に記載の画像用メモリ。
7. 【請求項７】 外部信号により画面の周辺のどの位置と
   アドレスを交換するかを指定する手段を備えたことを特
   徴とする請求項２乃至請求項５のいずれかに記載の画像
   用メモリ。
8. 【請求項８】 実動作時にアドレス順にセルフテストを
   行い、その結果異常と判定された場合にアドレスを交換
   する手段を備えていることを特徴とする請求項３、請求
   項４及び請求項６のいずれかに記載の画像用メモリ。
9. 【請求項９】 リフレッシュのためのカウンタをセルフ
   テストのアドレス発生に用いることを特徴とする請求項
   ３、請求項４、請求項６及び請求項８のいずれかに記載
   の画像用メモリ。
10. 【請求項１０】 テスト用記憶回路をさらに備え、実動
    作時にデータを被テストアドレスのメモリセルに書き込
    むと共に前記テスト用記憶回路にも書き込み、読み出し
    時に両者のデータを比較することによりテストを行う請
    求項８又は請求項９に記載の画像用メモリ。
11. 【請求項１１】 スペア用メモリをさらに備え、前記セ
    ルフテスト用記憶回路は、このスペア用メモリを用いる
    ことを特徴とする請求項１０に記載の画像用メモリ。
12. 【請求項１２】 前記セルフテスト用記憶回路をメモリ
    アレイのカラム部に配置したことを特徴とする請求項１
    ０に記載の画像用メモリ。
13. 【請求項１３】 前記セルフテスト用記憶回路をメモリ
    アレイのカラム部に配置し、通常の動作時に選択される
    列アドレスよりも多数の列アドレスについて同時にテス
    トする回路を備えたことを特徴とする請求項１０又は請
    求項１２に記載の画像用メモリ。
14. 【請求項１４】 メモリの列アドレスでの不良と判定さ
    れた場合にその結果を保持し、列アドレスが選択された
    ときにその列アドレスをリペアすべきアドレスと設定す
    る回路を備えたことを特徴とする請求項８に記載の画像
    用メモリ。
15. 【請求項１５】 行アドレス毎にテストを行い、１つの
    行アドレスで複数の不良が出た場合に行アドレスの不良
    と設定すると共に、列アドレス判定結果を良と設定する
    回路を備えたことを特徴とする請求項８に記載の画像用
    メモリ。