TWI655637B - 記憶體裝置 - Google Patents

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Abstract

提供一種記憶體裝置，包括自我測試電路與備援位址替換電路。自我測試電路耦接主記憶胞陣列，用以對主記憶胞陣列進行自我測試程序以提供自我測試信號。備援位址替換電路包括第一備援電路與第二備援電路。第一備援電路根據第一測試程序所產生的第一備援資料信號，將主記憶胞陣列的部分字元線位址替換成備援記憶區塊的部分字元線位址。第二備援電路耦接第一備援電路，根據自我測試信號將主記憶胞陣列中被檢測出錯誤的字元線位址替換成備援記憶區塊的另一部分字元線位址。

Description

記憶體裝置
本揭露是有關於一種半導體裝置，且特別是有關於一種具有自我測試功能的記憶體裝置。
隨著電路複雜度的提升，各種形式的記憶體裝置在製造上無可避免地容易產生不良或受損的記憶元件。其中一種常見的改善記憶體裝置可靠度的方法就是使用修正錯誤記憶體（Error-correcting code memory，ECC memory），然而使用ECC技術的記憶體卻伴隨尺寸難以縮小以及生產成本升高的問題。
本揭露提供一種記憶體裝置，具有自我測試功能，能夠在開機載入電子熔絲的備援資料後執行自我測試程序，將自我測試程序中檢測到的不良字元線位址替換掉，以加強記憶體裝置的可靠度。
本揭露的記憶體裝置的備援位址替換電路包括第一備援電路與第二備援電路，分別適用將第一測試程序與自我測試程序檢測到的不良字元線位址替換成備援記憶區塊的字元線位址，其中第一備援電路還根據第二備援電路提供的自我測試備援禁能信號來決定是否進行部分字元線位址的替換。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖1，圖1繪示本揭露一實施例的記憶體裝置示意圖。記憶體裝置100具有記憶胞陣列MA、記憶體控制電路110、列位址緩衝器與選擇器120、X備援位址替換電路130、備援資料與負載時脈區域140、自我測試電路150與週邊電路160（例如包括區域位址緩衝器與行位址緩衝器、X解碼器、Y解碼器與Y備援位址替換電路）。
記憶胞陣列MA包括主記憶胞陣列MA1與備援記憶區塊REB，備援記憶區塊REB內配置冗餘列（redundancy memory rows）及冗餘行（redundancy memory columns），冗餘列及冗餘行具有預備性記憶胞，可在電路上取代主記憶胞陣列MA1中不良或受損的記憶胞，例如藉由電子熔絲（eFuse）元件來切換非揮發地記憶冗餘位址（address），以維持記憶體裝置100的正常功能。
在圖1，記憶體裝置100例如是以晶片型態的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）或靜態隨機存取記憶體（Static Random Access Memory，SRAM）或其他類似裝置或這些裝置的組合。備援資料與負載時脈區域140可記錄第一測試程序所產生的備援資料，例如為一次編程非揮發性(One Time programming Non-volatile Memory)的記憶體。在此的第一測試程序例如可以是晶圓針測（Prober）程序，本揭露並不限制。
在本實施例中，當配備記憶體裝置100的電子裝置開機後，備援資料與負載時脈區域140可以提供第一測試程序所產生的第一備援資料信號，包括例如串列eFuse資料輸入信號SHI、eFuse資料內部時脈信號IRCLKT與其eFuse資料內部反相時脈信號IRCLKN，備援位址替換電路（包括X備援位址替換電路130與Y備援位址替換電路160）可以根據第一備援資料信號，將第一測試程序檢測主記憶胞陣列MA1所得到的不良記憶胞的位址替換成備援記憶區塊REB的記憶胞位址。
接著，在根據第一備援資料信號將不良記憶胞的位址由備援記憶胞位址替換後，系統可繼續執行自我測試（Built-In Self-Test, BIST）程序檢驗是否有其他的不良記憶胞。
記憶體裝置100的自我測試電路150耦接記憶胞陣列MA，可以對主記憶胞陣列MA1進行自我測試程序。自我測試電路150接收時脈信號IntCLK，並提供表示通過（PASS）或失敗（FAIL）的自我測試信號BISTFAIL。X備援位址替換電路130可以根據自我測試信號BISTFAIL將主記憶胞陣列MA1中被檢測出錯誤的字元線位址替換成備援記憶區塊REB的另一部分字元線位址。
簡而言之，本實施例的記憶體裝置100可以通過第一測試程序的第一備援資料信號將主記憶胞陣列MA1中不良或損壞的記憶胞的對應位址替換成備援記憶區塊REB的記憶胞位址，還可以通過開機後執行的自我測試程序，將第一測試程序中檢測正常但日後發生損壞的記憶胞也替換成備援記憶區塊REB的記憶胞，因此可提高記憶體裝置100可靠度。
以下將搭配其他實施例更進一步說明本揭露的實施方式。圖2至圖6的電路架構可適用於圖1的記憶體裝置100。圖7的波形動作圖可適用於圖1至圖6的電路。
圖2繪示本揭露一實施例的列位址緩衝器與選擇器示意圖，請搭配圖1參考圖2，在本實施例中，列位址緩衝器與選擇器120具有列位址緩衝器122與列位址選擇器124。在圖2中的列位址選擇器124的電路架構為示例，本揭露不限制列位址緩衝器122與列位址選擇器124的電路架構，本領域具有通常知識者可作適當設計。
列位址緩衝器122從模態暫存器（mode resister，在此未顯示）接收用以進行存取的字元線位址CXA，而列位址選擇器124用以在不同模式，例如存取（access）模式或是自我測試模式，選擇要輸入字元線位址，例如在自我測試模式時，可選擇對X備援位址替換電路130輸入自我測試字元線位址BISTXA。
圖3繪示本揭露一實施例的備援位址替換電路示意圖，請繼續搭配圖1參考圖3，圖3中的備援位址替換電路可適用於圖1的X備援位址替換電路130，包括第一備援電路132與耦接第一備援電路132的第二備援電路134。第一備援電路132可以根據第一備援資料信號，將主記憶胞陣列MA1的部分字元線位址（即列位址）替換成備援記憶區塊REB的部分字元線位址。第二備援電路134根據自我測試信號BISTFAIL將主記憶胞陣列MA1中被檢測出錯誤的字元線位址替換成備援記憶區塊REB的另一部分字元線位址。第一備援電路132包括多個第一備援位址替換電路，第二備援電路134包括多個第二備援位址替換電路。
圖7繪示本揭露一實施例的自我測試程序的波形動作圖。在圖7中，自我檢測程序檢測出2條位元線上的記憶胞具有異常，以自我測試信號BISTFAIL的邏輯準位從低準位改變成高準位表示，因此在本實施例中，以4個第一備援位址替換電路XRED_0～XRED_3來處理第一備援資料信號的不良字元線位址，2個第二備援位址替換電路BISTXR_0與BISTXR_1來處理自我測試信號BISTFAIL發現的2條不良字元線位址作為示例，但不限制。
具體來說，第二備援電路134還包括自我測試位址閂鎖電路BFLAT與邏輯閘LG3。自我測試位址閂鎖電路BFLAT接收自我測試信號BISTFAIL，並產生自我測試位址閂鎖信號BFLATm與其反相信號BFLANm（m=0或1）以分別提供給第二備援位址替換電路BISTXR_0與BISTXR_1。
邏輯閘LG3耦接上述的第二備援位址判替換電路BISTXR_0與BISTXR_1，分別接收第二備援位址選擇信號BISTXR0與BISTXR1，並輸出自我測試備援禁能信號BISTXRR。在本實施例中，邏輯閘LG3以反或閘（NOR）為例，自我測試備援禁能信號BISTXRR的準位高低狀態可以表示自我測試程序中有沒有發現不良的記憶胞，是否需要替換字元線。
第一備援電路132中的這些第一備援位址替換電路XRED_0～XRED_3除了接收第一備援資料信號外，還接收自我測試備援禁能信號BISTXRR，並根據自我測試備援禁能信號BISTXRR與第一備援資料信號判斷主記憶胞陣列MA1中的部分字元線位址是否要被禁能，輸出第一備援位址選擇信號RRXj，j=0～3，給對應的備援字元線替換電路RWLD。備援字元線替換電路RWLD根據第一備援位址選擇信號RRXj將主記憶胞陣列MA1中不良的部分字元線位址替換成備援記憶區塊REB的部分字元線位址，例如備援記憶區塊字元線RWLq，在此q=0～3。
也就是說，當自我測試程序沒有發現需要替換的字元線位址時，第一備援電路132根據第一備援資料信號來禁能主記憶胞陣列MA1中不良的記憶胞，並以備援記憶區塊REB的記憶胞取代，當自我測試程序發現經過第一備援資料信號的字元線位址替換後，存取過程中仍遭遇其他不良的記憶胞時，如圖7的BISTFAIL兩處變為高準位狀態的變化，如1stFAIL、2ndFAIL，表示偵測存取失敗，第一備援電路132可根據自我測試備援禁能信號BISTXRR與第一備援資料信號來判斷是否將主記憶胞陣列MA1的部分字元線位址替換成備援記憶區塊REB的部分字元線位址。
圖4繪示本揭露一實施例的第一備援位址替換電路示意圖，請進一步參考圖4，第一備援位址替換電路XRED_j（j=0～3）包括第一備援位址判斷電路136、第一邏輯閘LG1與閂鎖電路LAC。第一備援位址判斷電路136接收第一備援資料信號（例如串列eFuse資料輸入信號SHI、eFuse資料內部時脈信號IRCLKT與其反相信號IRCLKN），並根據第一備援資料信號判斷主記憶胞陣列MA1的字元線位址是否要被替換。
具體而言，第一備援位址判斷電路136包括多個串聯的正反器DFF與多個反互斥或閘XNOR，正反器DFF與反互斥或閘XNOR的數目相關於主記憶胞陣列MA1的字元線數目。在本實施例中，以主記憶胞陣列MA1具有n條字元線，第一備援位址判斷電路136具有n個反互斥或閘XNOR與n+1個正反器DFF為例。正反器DFF的電路結構可參考圖4，但不限制。
正反器DFF的時脈輸入端接收第一備援資料信號中的eFuse資料內部時脈信號IRCLKT與其反相信號IRCLKN，其中第一個正反器DFF的輸入端接收第一備援資料信號中的串列eFuse資料輸入信號SHI。前n個正反器DFF的輸出端分別耦接反互斥或閘XNOR的一輸入端，反互斥或閘XNOR的另一輸入端接收對應的主記憶胞陣列MA1的字元線位址XADi（i=1～n），反互斥或閘XNOR可比對字元線位址XADi與正反器DFF的輸出信號以決定此字元線位址XADi是否具有不良記憶胞，其輸出端耦接第一邏輯閘LG1的輸入端。第n+1個正反器DFF的輸出端直接耦接第一邏輯閘LG1的輸入端。
第一邏輯閘LG1接收第一備援位址判斷電路136的輸出信號與來自第二備援電路134的自我測試備援禁能信號BISTXRR，以產生輸出信號。閂鎖電路LAC耦接第一邏輯閘LG1，以閂鎖第一邏輯閘LG1的輸出信號。
進一步來說，閂鎖電路LAC可以包括傳輸閘TG1與閂鎖器LA。傳輸閘TG1耦接於第一邏輯閘LG1的輸出端與閂鎖器LA之間，且受控於列作動信號（Row active signal）RASD。閂鎖器LA通過傳輸閘TG1接收第一邏輯閘LG1的輸出信號且輸出第一備援位址選擇信號RRXj至備援字元線替換電路RWLD以進行替換動作。
此外，圖5繪示本揭露一實施例的自我測試位址閂鎖電路示意圖，請搭配圖3參考圖5，自我測試位址閂鎖電路BFLAT包括多個串聯的第一正反器電路FF、延遲電路DC、第四邏輯閘LG4與多個第五邏輯閘LG5。第四邏輯閘LG4與多個第五邏輯閘LG5例如是反及閘。
第一正反器電路FF以及第五邏輯閘LG5的數目與第二備援位址替換電路BISTXR_m的數目對應，在此m為整數。舉例來說，本實施例具有2個第二備援位址替換電路，BISTXR_0與BISTXR_1，因此第一正反器電路FF以及第五邏輯閘LG5也是2個。第一正反器電路FF的電路結構可參考圖5，與圖4的正反器DFF相似，但本揭露不限制於此。
這些第一正反器電路FF的時脈輸入端接收自我測試信號BISTFAIL，輸出端耦接第五邏輯閘LG5的輸入端。這些第一正反器電路FF彼此串聯，其中，第一個第一正反器電路FF，如圖5中最上方的第一正反器電路FF1，其輸出信號被回授至其輸入端。
這些第五邏輯閘LG5的一輸入端接收對應的第一正反器電路FF的輸出信號，另一輸入端接收第四邏輯閘LG4的輸出信號，其中第四邏輯閘LG4的一輸入端接收自我測試信號BISTFAIL，另一輸入端接收通過延遲電路DC延遲後的自我測試信號BISTFAIL。第五邏輯閘LG5的輸出端輸出自我測試位址閂鎖信號BFLATm與其反相信號BFLANm至對應的第二備援位址替換電路BISTXR_m，在此m=0或1。
圖6繪示本揭露一實施例的第二備援位址替換電路示意圖，請搭配圖3參考圖6，第二備援位址替換電路BISTXR_m包括第二備援位址判斷電路138、第二邏輯閘LG2與另一閂鎖電路LAC。第二備援位址判斷電路138用以判斷主記憶胞陣列MA1中是否還有字元線位址需要被替換，包括多個並聯的自我測試位址判斷電路BISTAD與第二正反器電路BISTFF，其中，每個自我測試位址判斷電路BISTAD包括另外的第二正反器電路BISTFF與第六邏輯閘，在此，第六邏輯閘例如是反互斥或閘XNOR。
第二正反器電路BISTFF與反互斥或閘XNOR的數目相關於主記憶胞陣列MA1的字元線數目。在本實施例中，當主記憶胞陣列MA1具有n條字元線時，第二備援位址判斷電路138包括n個自我測試位址判斷電路BISTAD，亦即共有n個反互斥或閘XNOR與n+1個第二正反器電路BISTFF。
這些第二正反器電路BISTFF的時脈輸入端從自我測試位址閂鎖電路BFLAT接收對應的自我測試位址閂鎖信號BFLATm與其反相信號BFLANm（m=0或1），其中，自我測試位址判斷電路BISTAD中的第二正反器電路BISTFF的輸入端接收對應的字元線位址XADi（i=1～n），輸出端耦接反互斥或閘XNOR的一輸入端，其中反互斥或閘XNOR的另一輸入端接收對應的字元線位址XADi。反互斥或閘XNOR會比較字元線位址XADi與第二正反器電路BISTFF的輸出信號以決定此字元線位址XADi是否具有不良記憶胞。而反互斥或閘XNOR的輸出端耦接第二邏輯閘LG2。
更具體而言，本實施例的第二正反器電路BISTFF包括傳輸閘TG2與正反器LFF。傳輸閘TG2受控於對應的自我測試位址閂鎖信號BFLATm與其反相信號BFLANm，其中，自我測試位址判斷電路BISTAD中的傳輸閘TG2接收要檢測的字元線位址XADi，且自我測試位址判斷電路BISTAD中的正反器LFF通過傳輸閘TG2接收要檢測的字元線位址XADi，正反器LFF的輸出端耦接反互斥或閘XNOR；自我測試位址判斷電路BISTAD外的第二正反器電路BISTFF的傳輸閘TG2則接收自我測試信號BISTFAIL，對應的正反器LFF通過傳輸閘TG2接收自我測試信號BISTFAIL，其輸出端直接耦接第二邏輯閘LG2。
自我測試位址判斷電路BISTAD外的第二正反器電路BISTFF的輸入端則接收自我測試信號BISTFAIL，輸出端直接耦接第二邏輯閘LG2。此第二正反器電路BISTFF的輸出信號為BRXEm，邏輯準位可表示是否替換了不良記憶胞的位址，例如當輸出信號BRXEm處於高準位狀態時，代表自我檢測過程中發現有不良的記憶胞需替換，反之，當輸出信號BRXEm處於低準位狀態時，代表沒有檢測出新的不良記憶胞。
第二邏輯閘LG2接收第二備援位址判斷電路138的輸出信號與從自我測試電路150發出的自我測試模式信號TBIST。閂鎖電路LAC耦接第二邏輯閘LG2，以閂鎖第二邏輯閘LG2的輸出信號，並輸出第二備援位址選擇信號BISTXRm至備援字元線替換電路RWLD以進行替換動作。備援字元線替換電路RWLD根據第二備援位址選擇信號BISTXRm將不良的字元線位址由備援記憶區塊REB的字元線位址取代，例如備援記憶區塊字元線RWLqk的其一，在此q=4～5為例。
簡而言之，第二備援位址替換電路BISTXR_m用以根據自我測試信號BISTFAIL來判斷主記憶胞陣列MA1中的字元線位址是否需要被替換，並輸出判斷結果第二備援位址選擇信號BISTXRm至備援字元線替換電路RWLD。
綜上所述，本揭露的記憶體裝置可以對應多個檢測程序來進行修補動作，先執行第一測試程序以取得第一備援資料信號，在開機後且負載第一備援資料信號後，記憶體裝置可以執行自我測試程序以取得自我測試信號，第二備援電路可以根據自我測試信號將主記憶胞陣列中被檢測出錯誤的字元線位址替換成備援記憶區塊的另一部分字元線位址，第一備援電路可以根據第一備援資料信號以及第二備援電路產生自我測試備援禁能信號來禁能主記憶胞陣列中不良的記憶胞。因此可以提升記憶體裝置的可靠度。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧記憶體裝置
110‧‧‧記憶體控制電路
120‧‧‧列位址緩衝器與選擇器
122‧‧‧列位址緩衝器
124‧‧‧列位址選擇器
130‧‧‧X備援位址替換電路
132‧‧‧第一備援電路
134‧‧‧第二備援電路
136‧‧‧第一備援位址判斷電路
138‧‧‧第二備援位址判斷電路
140‧‧‧備援資料與負載時脈區域
150‧‧‧自我測試電路
160‧‧‧週邊電路(區域位址緩衝器與行位址緩衝器、X解碼器、Y解碼器與Y備援位址替換電路)
MA‧‧‧記憶胞陣列
MA1‧‧‧主記憶胞陣列
REB‧‧‧備援記憶區塊
DC‧‧‧延遲電路
XRED_0~XRED_3‧‧‧第一備援位址替換電路
BISTXR_0、BISTXR_1‧‧‧第二備援位址替換電路
BFLAT‧‧‧自我測試位址閂鎖電路
RWLD‧‧‧備援字元線替換電路
LG1‧‧‧第一邏輯閘
LG2‧‧‧第二邏輯閘
LG3‧‧‧邏輯閘
LG4‧‧‧第四邏輯閘
LG5‧‧‧第五邏輯閘
LA‧‧‧閂鎖器
LAC‧‧‧閂鎖電路
XNOR‧‧‧反互斥或閘
TG1、TG2‧‧‧傳輸閘
DFF、LFF‧‧‧正反器
FF‧‧‧第一正反器電路
BISTFF‧‧‧第二正反器電路
DC‧‧‧延遲電路
BISTAD‧‧‧自我測試位址判斷電路
BISTXA‧‧‧自我測試字元線位址
BISTFAIL‧‧‧自我測試信號
BFLATm‧‧‧自我測試位址閂鎖信號
BFLANm‧‧‧反相自我測試位址閂鎖信號
BISTXRR‧‧‧自我測試備援禁能信號
BISTXRm‧‧‧第二備援位址選擇信號
BRXEm‧‧‧第二正反器電路的輸出信號
CXA‧‧‧用於存取的字元線位址
SHI‧‧‧串列eFuse資料輸入信號
IRCLKT‧‧‧eFuse資料內部時脈信號
IRCLKN‧‧‧Fuse資料內部反相時脈信號
IntCLK‧‧‧時脈信號
RRXj‧‧‧第一備援位址選擇信號
RASD‧‧‧列作動信號
RWLq‧‧‧備援記憶區塊字元線
TBIST‧‧‧自我測試模式信號
XADi‧‧‧字元線位址
1stFAIL、2ndFAIL‧‧‧存取失敗
圖1繪示本揭露一實施例的記憶體裝置示意圖。 圖2繪示本揭露一實施例的列位址緩衝器與選擇器示意圖。 圖3繪示本揭露一實施例的備援位址替換電路示意圖。 圖4繪示本揭露一實施例的第一備援位址替換電路示意圖。 圖5繪示本揭露一實施例的自我測試位址閂鎖電路示意圖。 圖6繪示本揭露一實施例的第二備援位址替換電路示意圖。 圖7繪示本揭露一實施例的自我測試程序的波形動作圖。

Claims (7)

  1. 一種記憶體裝置，包括：自我測試電路，耦接主記憶胞陣列，用以對所述主記憶胞陣列進行自我測試程序以提供自我測試信號；以及備援位址替換電路，包括：第一備援電路，根據第一測試程序所產生的第一備援資料信號，將所述主記憶胞陣列的部分字元線位址替換成備援記憶區塊的部分字元線位址；以及第二備援電路，耦接所述第一備援電路，根據所述自我測試信號將所述主記憶胞陣列中被檢測出錯誤的字元線位址替換成所述備援記憶區塊的另一部分字元線位址，其中，所述第二備援電路產生自我測試備援禁能信號，且所述第一備援電路還根據所述自我測試備援禁能信號判斷是否將所述主記憶胞陣列的部分字元線位址替換成所述備援記憶區塊的部分字元線位址。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一備援電路包括多個第一備援位址替換電路，其中每個所述第一備援位址替換電路包括：第一備援位址判斷電路，用以根據所述第一備援資料信號判斷所述主記憶胞陣列的字元線位址是否要被替換；第一邏輯閘，耦接所述第一備援位址判斷電路，接收所述第一備援位址判斷電路的輸出信號與所述自我測試備援禁能信號；以及第一閂鎖電路，耦接所述第一邏輯閘，用以閂鎖所述第一邏輯閘的輸出信號，並輸出第一備援位址選擇信號，其中所述備援位址替換電路根據所述第一備援位址選擇信號將所述主記憶胞陣列的部分字元線位址替換成所述備援記憶區塊的部分字元線位址。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述第一閂鎖電路包括：第一傳輸閘，耦接所述第一邏輯閘，且受控於列作動信號；以及第一閂鎖器，通過所述第一傳輸閘接收所述第一邏輯閘的輸出信號且輸出所述第一備援位址選擇信號。
  4. 如申請專利範圍第1-3項的其中之一所述的記憶體裝置，其中所述第二備援電路包括：多個第二備援位址替換電路，且每個所述第二備援位址替換電路包括：第二備援位址判斷電路，用以判斷所述主記憶胞陣列中的字元線位址是否要被替換；第二邏輯閘，耦接所述第二備援位址判斷電路，接收所述第二備援位址判斷電路的輸出信號與自我測試模式信號；以及第二閂鎖電路，耦接所述第二邏輯閘，用以閂鎖所述第二邏輯閘的輸出信號，並輸出第二備援位址選擇信號；以及第三邏輯閘，耦接所述多個第二備援位址判替換電路，以接收多個所述第二備援位址選擇信號，且輸出所述自我測試備援禁能信號，其中所述備援位址替換電路根據所述第二備援位址選擇信號將所述主記憶胞陣列的部分字元線位址替換成所述備援記憶區塊的部分字元線位址。
  5. 如申請專利範圍第4項所述的記憶體裝置，其中所述第二備援電路還包括：多個第一正反器電路，與所述多個第二備援位址替換電路對應，所述多個第一正反器電路串聯，且其時脈輸入端都接收所述自我測試信號，其中，所述多個第一正反器電路中的第一個正反器電路的輸出信號被回授至其輸入端；第四邏輯閘，其一端接收所述自我測試信號，另一端接收經延遲後的所述自我測試信號；以及多個第五邏輯閘，分別耦接所述多個第一正反器電路與所述第四邏輯閘，其中每個所述第五邏輯閘接收對應的所述第一正反器電路的輸出信號與所述第四邏輯閘的輸出信號，且輸出自我測試位址閂鎖信號至對應的所述第二備援位址替換電路。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中所述第二備援位址判斷電路包括：多個自我測試位址判斷電路，所述多個自我測試位址判斷電路並聯，其中每個所述自我測試位址判斷電路包括：第二正反器電路，其時脈輸入端接收對應的自我測試位址閂鎖信號，其輸入端接收要檢測的字元線位址；以及第六邏輯閘，接收所述第二正反器電路的輸出信號以及所述要檢測的字元線位址，其輸出端的輸出信號被饋送至所述第二邏輯閘；以及另一第二正反器電路，與所述多個自我測試位址判斷電路並聯，其時脈輸入端接收對應的自我測試位址閂鎖信號，其輸入端接收所述自我測試信號，其輸出端耦接述第二邏輯閘。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述第二正反器電路包括：第二傳輸閘，接收所述要檢測的字元線位址或所述自我測試信號，且受控於所述對應的自我測試位址閂鎖信號；以及正反器，通過所述第二傳輸閘接收所述要檢測的字元線位址或所述自我測試信號，其輸出端耦接所述第六邏輯閘或所述第二邏輯閘。
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