JPH0554692A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0554692A JPH0554692A JP3237314A JP23731491A JPH0554692A JP H0554692 A JPH0554692 A JP H0554692A JP 3237314 A JP3237314 A JP 3237314A JP 23731491 A JP23731491 A JP 23731491A JP H0554692 A JPH0554692 A JP H0554692A
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Abstract
(57)【要約】
【目的】 不良選択線をスペア選択線に置換した後、該
スペア選択線に不具合が発見された時、これをさらに別
のスペア選択線と再置換し、不良選択線の救済率を向上
することができる半導体記憶装置を得ること。 【構成】 外部からプリデコーダ１にアドレスを入力
し、複数の選択線Ｌ1〜Ｌ4 の中からデコーダ２ｂによ
り選択線Ｌ2 を選択し、該選択線Ｌ2 に不具合が生じた
場合はスペア選択線デコーダ３ａからスペア選択信号Ｓ
Ｌ5 を出力し、再置換回路５によりスペア選択線Ｌ5 を
１つ選択し、このスペア選択線Ｌ5 を以て上記選択線Ｌ
2 に置換し、その後、上記スペア選択線Ｌ5 に不具合が
生じた場合は他のスペア選択線Ｌ6 を以て再度置換する
ようにしたので、不良選択線の救済率を向上することが
できる。
スペア選択線に不具合が発見された時、これをさらに別
のスペア選択線と再置換し、不良選択線の救済率を向上
することができる半導体記憶装置を得ること。 【構成】 外部からプリデコーダ１にアドレスを入力
し、複数の選択線Ｌ1〜Ｌ4 の中からデコーダ２ｂによ
り選択線Ｌ2 を選択し、該選択線Ｌ2 に不具合が生じた
場合はスペア選択線デコーダ３ａからスペア選択信号Ｓ
Ｌ5 を出力し、再置換回路５によりスペア選択線Ｌ5 を
１つ選択し、このスペア選択線Ｌ5 を以て上記選択線Ｌ
2 に置換し、その後、上記スペア選択線Ｌ5 に不具合が
生じた場合は他のスペア選択線Ｌ6 を以て再度置換する
ようにしたので、不良選択線の救済率を向上することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に半導体記憶装置における不良選択線の救済率の向上
に関するものである。
特に半導体記憶装置における不良選択線の救済率の向上
に関するものである。
【０００２】
【従来の技術】図５は例えば、外部入力アドレスが
ｘ0 ，ｘ1 の２アドレスの従来の半導体記憶装置のブロ
ック構成を示す図であり、図において、ｘ0 ，ｘ1 は外
部入力アドレス、Ｌ1 〜Ｌ4 は選択線、Ｌ5 , Ｌ6 はス
ペア選択線、ＳＤ1,ＳＤ2 はスペア選択線動作信号、／
ＬＥはデコーダ有効信号である。
ｘ0 ，ｘ1 の２アドレスの従来の半導体記憶装置のブロ
ック構成を示す図であり、図において、ｘ0 ，ｘ1 は外
部入力アドレス、Ｌ1 〜Ｌ4 は選択線、Ｌ5 , Ｌ6 はス
ペア選択線、ＳＤ1,ＳＤ2 はスペア選択線動作信号、／
ＬＥはデコーダ有効信号である。
【０００３】また２ａ〜２ｄはそれぞれ選択線Ｌ1 〜Ｌ
4 に接続されたデコーダ、１３は各デコーダ２ａ〜２ｄ
にアドレスｘ0 ，ｘ1 を与えるプリデコーダ、１４ａ，
１４ｂはスペア選択線デコーダ、６ａ〜６ｄ，７ａ〜７
ｄはプログラムを行うためのヒューズ、４はスペア選択
線デコーダ１４ａ，１４ｂ及びデコーダ２ａ〜２ｄに接
続されたＯＲ回路である。
4 に接続されたデコーダ、１３は各デコーダ２ａ〜２ｄ
にアドレスｘ0 ，ｘ1 を与えるプリデコーダ、１４ａ，
１４ｂはスペア選択線デコーダ、６ａ〜６ｄ，７ａ〜７
ｄはプログラムを行うためのヒューズ、４はスペア選択
線デコーダ１４ａ，１４ｂ及びデコーダ２ａ〜２ｄに接
続されたＯＲ回路である。
【０００４】また図６はヒューズ６ａ〜６ｄ，７ａ〜７
ｄの切断組み合わせと置換されるアドレスとの対応表、
図７はアドレスと選択線との対応表である。図８はデコ
ーダ２ｂの内部回路を示す図であり、図９はスペア選択
線デコーダ１４ａの内部回路を示す図であり、図におい
て、１０，１２はＯＲ素子である。
ｄの切断組み合わせと置換されるアドレスとの対応表、
図７はアドレスと選択線との対応表である。図８はデコ
ーダ２ｂの内部回路を示す図であり、図９はスペア選択
線デコーダ１４ａの内部回路を示す図であり、図におい
て、１０，１２はＯＲ素子である。
【０００５】次に動作について説明する。デコーダ２ａ
〜２ｄは外部入力アドレスｘ0 ，ｘ1 に対応して、図７
に示す選択線Ｌ1 〜Ｌ4 をただ１つ選択する。例えば、
選択線Ｌ2 に不具合が生じたとすると、その場合にはス
ペア選択線Ｌ5 ，Ｌ6 のいずれかが選択線Ｌ2 に置換さ
れることとなる。例えば、スペア選択線Ｌ5 が置換先に
選ばれたとすると、選択線Ｌ2 に対応するアドレスは
（ｘ0 ，ｘ1 ）＝（０，１）である。図７に示すように
ヒューズ６ｂ，６ｃを切断すると、（ｘ0 ，ｘ1）＝
（０，１）のアドレスが入力された時にスペア選択線Ｌ
5 が選択されるようにプログラムされる。
〜２ｄは外部入力アドレスｘ0 ，ｘ1 に対応して、図７
に示す選択線Ｌ1 〜Ｌ4 をただ１つ選択する。例えば、
選択線Ｌ2 に不具合が生じたとすると、その場合にはス
ペア選択線Ｌ5 ，Ｌ6 のいずれかが選択線Ｌ2 に置換さ
れることとなる。例えば、スペア選択線Ｌ5 が置換先に
選ばれたとすると、選択線Ｌ2 に対応するアドレスは
（ｘ0 ，ｘ1 ）＝（０，１）である。図７に示すように
ヒューズ６ｂ，６ｃを切断すると、（ｘ0 ，ｘ1）＝
（０，１）のアドレスが入力された時にスペア選択線Ｌ
5 が選択されるようにプログラムされる。
【０００６】スペア選択線デコーダ１４ａの内部回路は
図９に示すような構成であり、ヒューズ６ｂ，６ｃを切
断するとＮＯＲ素子１０にはｘ0 と／ｘ1 とが入力され
る。ここで、（ｘ0 ，ｘ1 ）＝（０，１）であれば、
（ｘ0 ，／ｘ1 ）＝（０，０）となり、ＮＯＲ素子１０
の出力は“１”となり、スペア選択線Ｌ5 が選択され
る。
図９に示すような構成であり、ヒューズ６ｂ，６ｃを切
断するとＮＯＲ素子１０にはｘ0 と／ｘ1 とが入力され
る。ここで、（ｘ0 ，ｘ1 ）＝（０，１）であれば、
（ｘ0 ，／ｘ1 ）＝（０，０）となり、ＮＯＲ素子１０
の出力は“１”となり、スペア選択線Ｌ5 が選択され
る。
【０００７】この時、スペア選択線動作信号ＳＤ1 ＝１
となり、図５に示すＯＲ素子４の出力、即ちデコーダ有
効信号／ＬＥ＝１となる。デコーダ２ｂの内部回路は図
８に示すような回路構成であり、デコーダ有効信号／Ｌ
Ｅ＝１のため選択線Ｌ2 ＝０、即ち不具合の生じた選択
線Ｌ2 は選択されない。
となり、図５に示すＯＲ素子４の出力、即ちデコーダ有
効信号／ＬＥ＝１となる。デコーダ２ｂの内部回路は図
８に示すような回路構成であり、デコーダ有効信号／Ｌ
Ｅ＝１のため選択線Ｌ2 ＝０、即ち不具合の生じた選択
線Ｌ2 は選択されない。
【０００８】
【発明が解決しようとする課題】スペア選択線はヒュー
ズによるプログラムを行うまでは選択することができな
いため、事前にスペア選択線が動作しているか否かを確
認してからプログラムすることができない。したがっ
て、従来のスペア選択線は一度プログラムしてしまう
と、再度の置換を行うことができなかったため、置換先
のスペア選択線が不良を起こしていた場合には、不良選
択線の救済に失敗してしまうという問題点があった。
ズによるプログラムを行うまでは選択することができな
いため、事前にスペア選択線が動作しているか否かを確
認してからプログラムすることができない。したがっ
て、従来のスペア選択線は一度プログラムしてしまう
と、再度の置換を行うことができなかったため、置換先
のスペア選択線が不良を起こしていた場合には、不良選
択線の救済に失敗してしまうという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、置換先のスペア選択線が不良を
生じていた場合は、これを再度別なスペア選択線で置換
することの可能な半導体記憶装置を得ることを目的とす
る。
ためになされたもので、置換先のスペア選択線が不良を
生じていた場合は、これを再度別なスペア選択線で置換
することの可能な半導体記憶装置を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、外部からプリデコーダに複数の選択線の中から
該当する選択線を１つ選択するためのアドレスを入力
し、それに基づき、該当する選択線をデコーダにより選
択し、該選択線に不具合が生じた場合は複数のスペア選
択線の中からスペア選択線を１つ選択し、このスペア選
択線を以て該選択線に置換し、さらに置換した後、上記
スペア選択線に不具合が生じた場合は他のスペア選択線
を以て再度置換するようにしたものである。
装置は、外部からプリデコーダに複数の選択線の中から
該当する選択線を１つ選択するためのアドレスを入力
し、それに基づき、該当する選択線をデコーダにより選
択し、該選択線に不具合が生じた場合は複数のスペア選
択線の中からスペア選択線を１つ選択し、このスペア選
択線を以て該選択線に置換し、さらに置換した後、上記
スペア選択線に不具合が生じた場合は他のスペア選択線
を以て再度置換するようにしたものである。
【００１１】
【作用】この発明においては、外部からプリデコーダに
複数の選択線の中から該当する選択線を１つ選択するた
めのアドレスを入力し、それに基づき、該当する選択線
をデコーダにより選択し、該選択線に不具合が生じた場
合は複数のスペア選択線の中からスペア選択線を１つ選
択し、このスペア選択線を以て該選択線に置換し、さら
に置換した後、上記スペア選択線に不具合が生じた場合
は他のスペア選択線を以て再度置換するようにしたの
で、不良選択線の救済率を向上することができる。
複数の選択線の中から該当する選択線を１つ選択するた
めのアドレスを入力し、それに基づき、該当する選択線
をデコーダにより選択し、該選択線に不具合が生じた場
合は複数のスペア選択線の中からスペア選択線を１つ選
択し、このスペア選択線を以て該選択線に置換し、さら
に置換した後、上記スペア選択線に不具合が生じた場合
は他のスペア選択線を以て再度置換するようにしたの
で、不良選択線の救済率を向上することができる。
【００１２】
【実施例】この発明の一実施例を図について説明する。
図１は本発明の一実施例による半導体記憶装置のブロッ
ク構成を示す図であり、図において、１はデコーダに特
定アドレスｘ0,ｘ1 を供給するプリデコーダ、２ａ〜２
ｄは選択線Ｌ1 〜Ｌ4 を選択するデコーダ、３ａ，３ｂ
はスペア選択信号ＳＬ5 ，ＳＬ6 を出力するスペア選択
線デコーダ、４はスペア選択線動作信号ＳＤ1 ，ＳＤ2
を入力とし、デコーダ有効信号／ＬＥを出力とするＯＲ
素子、５ａ，５ｂはスペア選択信号ＳＬ5 ，ＳＬ6 及び
Ｂｕｓ線２０を入力とし、スペア選択線Ｌ5 ，Ｌ6 及び
Ｂｕｓ線２０を出力とする再置換回路である。
図１は本発明の一実施例による半導体記憶装置のブロッ
ク構成を示す図であり、図において、１はデコーダに特
定アドレスｘ0,ｘ1 を供給するプリデコーダ、２ａ〜２
ｄは選択線Ｌ1 〜Ｌ4 を選択するデコーダ、３ａ，３ｂ
はスペア選択信号ＳＬ5 ，ＳＬ6 を出力するスペア選択
線デコーダ、４はスペア選択線動作信号ＳＤ1 ，ＳＤ2
を入力とし、デコーダ有効信号／ＬＥを出力とするＯＲ
素子、５ａ，５ｂはスペア選択信号ＳＬ5 ，ＳＬ6 及び
Ｂｕｓ線２０を入力とし、スペア選択線Ｌ5 ，Ｌ6 及び
Ｂｕｓ線２０を出力とする再置換回路である。
【００１３】図２は再置換回路５ａの内部構成を示す図
であり、２０は入出力として使用されるＢｕｓ線、２１
ａはスペア選択線Ｌ5 を出力とするＯＲ素子２３ａへの
入力となるヒューズ、２２ａは一方端が接地されたヒュ
ーズ、２３ａはスペア選択線Ｌ5 を出力とするＯＲ素
子、２４ａはＯＲ素子２３ａの入力端につながるＡＮＤ
素子、２５ａは第１のスペア選択線信号ＳＬ5 を入力と
し，ＡＮＤ素子２４ａの入力端を出力とする遅延回路、
２６ａは一方をＡＮＤ素子２４ａの入力とし，他方を電
源線につないだ大きな抵抗値を有する抵抗素子である。
再置換回路５ｂの構成もこれと同様の構成となる。
であり、２０は入出力として使用されるＢｕｓ線、２１
ａはスペア選択線Ｌ5 を出力とするＯＲ素子２３ａへの
入力となるヒューズ、２２ａは一方端が接地されたヒュ
ーズ、２３ａはスペア選択線Ｌ5 を出力とするＯＲ素
子、２４ａはＯＲ素子２３ａの入力端につながるＡＮＤ
素子、２５ａは第１のスペア選択線信号ＳＬ5 を入力と
し，ＡＮＤ素子２４ａの入力端を出力とする遅延回路、
２６ａは一方をＡＮＤ素子２４ａの入力とし，他方を電
源線につないだ大きな抵抗値を有する抵抗素子である。
再置換回路５ｂの構成もこれと同様の構成となる。
【００１４】次に動作について説明する。従来例と同
様、例えば、選択線Ｌ2 に不具合が生じ、スペア選択線
Ｌ5 が置換先に選ばれたとして、ヒューズ６ｂ，６ｃを
切断すると、スペア選択信号ＳＬ5 がアドレス（ｘ0,ｘ
1 ）＝（０，１）時に選択される。ヒューズ２１ａが切
断されていなければ、ＯＲ素子２３ａに“１”が入力さ
れ、スペア選択線Ｌ5 が選択される。この時、Ｂｕｓ線
２０にも“１”が出力されるが、再置換回路５ｂのヒュ
ーズ２２ｂが切断されていないため、ＡＮＤ素子２４ｂ
の一方に“０”が入力されていることになるので、スペ
ア選択線Ｌ6 は選択されることはない。
様、例えば、選択線Ｌ2 に不具合が生じ、スペア選択線
Ｌ5 が置換先に選ばれたとして、ヒューズ６ｂ，６ｃを
切断すると、スペア選択信号ＳＬ5 がアドレス（ｘ0,ｘ
1 ）＝（０，１）時に選択される。ヒューズ２１ａが切
断されていなければ、ＯＲ素子２３ａに“１”が入力さ
れ、スペア選択線Ｌ5 が選択される。この時、Ｂｕｓ線
２０にも“１”が出力されるが、再置換回路５ｂのヒュ
ーズ２２ｂが切断されていないため、ＡＮＤ素子２４ｂ
の一方に“０”が入力されていることになるので、スペ
ア選択線Ｌ6 は選択されることはない。
【００１５】次に、Ｗｒｉｔｅ／Ｒｅａｄを行った後、
スペア選択線Ｌ5 に欠陥が生じていたことが判明したと
すると、まず再置換回路５ｂ中のヒューズ２２ｂを切断
すると、抵抗素子２６ｂを介して微弱な電流がＡＮＤ素
子２４ｂの入力端に流れ、やがて電位を電源電圧にまで
高める。この状態でＢｕｓ線２０に“１”が出力されれ
ば、ＡＮＤ素子２４ｂは“１”を出力し、ＯＲ素子２３
ｂがスペア選択線Ｌ6 を選択する。
スペア選択線Ｌ5 に欠陥が生じていたことが判明したと
すると、まず再置換回路５ｂ中のヒューズ２２ｂを切断
すると、抵抗素子２６ｂを介して微弱な電流がＡＮＤ素
子２４ｂの入力端に流れ、やがて電位を電源電圧にまで
高める。この状態でＢｕｓ線２０に“１”が出力されれ
ば、ＡＮＤ素子２４ｂは“１”を出力し、ＯＲ素子２３
ｂがスペア選択線Ｌ6 を選択する。
【００１６】次には再置換回路５ａ中のヒューズ２１ａ
を切断することで、ＯＲ素子２３ａへのスペア選択信号
ＳＬ5 の電位供給を止め、スペア選択線Ｌ5 を非選択と
する。以上の２点（２１ａ，２２ｂ）のヒューズ切断で
スペア選択線Ｌ5 を選択線Ｌ6 で置換することができ
る。
を切断することで、ＯＲ素子２３ａへのスペア選択信号
ＳＬ5 の電位供給を止め、スペア選択線Ｌ5 を非選択と
する。以上の２点（２１ａ，２２ｂ）のヒューズ切断で
スペア選択線Ｌ5 を選択線Ｌ6 で置換することができ
る。
【００１７】このような本実施例では、外部からプリデ
コーダ１にアドレス（ｘ0,ｘ1 ）＝（０，１）を入力
し、複数の選択線Ｌ1 〜Ｌ4 の中からデコーダ２ｂによ
り選択線Ｌ2 を選択し、該選択線Ｌ2 に不具合が生じた
場合はスペア選択線デコーダ３ａからスペア選択信号Ｓ
Ｌ5 を出力し、再置換回路５ａによりスペア選択線Ｌ5
を１つ選択し、このスペア選択線Ｌ5 を以て上記選択線
Ｌ2 に置換し、その後、上記スペア選択線Ｌ5 に不具合
が生じた場合は再置換回路５ｂ中のヒューズ２２ｂを切
断し、Ｂｕｓ線２０に“１”が出力され、スペア選択線
Ｌ6 が選択することができ、そして再置換回路５ａ中の
ヒューズ２１ａを切断し、スペア選択線Ｌ5 を非選択と
なるようにしたので、不良選択線の救済率を向上するこ
とができる。
コーダ１にアドレス（ｘ0,ｘ1 ）＝（０，１）を入力
し、複数の選択線Ｌ1 〜Ｌ4 の中からデコーダ２ｂによ
り選択線Ｌ2 を選択し、該選択線Ｌ2 に不具合が生じた
場合はスペア選択線デコーダ３ａからスペア選択信号Ｓ
Ｌ5 を出力し、再置換回路５ａによりスペア選択線Ｌ5
を１つ選択し、このスペア選択線Ｌ5 を以て上記選択線
Ｌ2 に置換し、その後、上記スペア選択線Ｌ5 に不具合
が生じた場合は再置換回路５ｂ中のヒューズ２２ｂを切
断し、Ｂｕｓ線２０に“１”が出力され、スペア選択線
Ｌ6 が選択することができ、そして再置換回路５ａ中の
ヒューズ２１ａを切断し、スペア選択線Ｌ5 を非選択と
なるようにしたので、不良選択線の救済率を向上するこ
とができる。
【００１８】次に本発明の他の実施例を図について説明
する。図３は本発明の他の実施例による半導体記憶装置
のブロック構成を示す図であり、図において、従来例と
の違いは、上記実施例のスペア選択線デコーダ３ａ，３
ｂが新たな構造を持ったスペア選択線デコーダ８ａ，８
ｂに代わり、スペア選択線デコーダ８ｂからスペア選択
線デコーダ８ａにスペア選択線デコーダ禁止制御信号／
ＳＤＥが伝えられる。また図４はスペア選択線デコーダ
８ａの内部回路を示す図であり、図において、スペア選
択線デコーダ８ａの／ＳＤＥ0 ａはフローティング、／
ＳＤＥ1 ａはスペア選択線デコーダ８ｂの／ＳＤＥ0 ｂ
と接続されており、／ＳＤＥ1 ｂは接地されている。
する。図３は本発明の他の実施例による半導体記憶装置
のブロック構成を示す図であり、図において、従来例と
の違いは、上記実施例のスペア選択線デコーダ３ａ，３
ｂが新たな構造を持ったスペア選択線デコーダ８ａ，８
ｂに代わり、スペア選択線デコーダ８ｂからスペア選択
線デコーダ８ａにスペア選択線デコーダ禁止制御信号／
ＳＤＥが伝えられる。また図４はスペア選択線デコーダ
８ａの内部回路を示す図であり、図において、スペア選
択線デコーダ８ａの／ＳＤＥ0 ａはフローティング、／
ＳＤＥ1 ａはスペア選択線デコーダ８ｂの／ＳＤＥ0 ｂ
と接続されており、／ＳＤＥ1 ｂは接地されている。
【００１９】次に動作について説明する。従来例と同
様、選択線Ｌ2 をスペア選択線Ｌ5 に置換する場合を例
にとって説明すると、アドレス（ｘ0,ｘ1 ）＝（０，
１）を入力した場合、ヒューズ６ｂ，６ｃを切断し、ス
ペア選択線デコーダ８ａのＯＲ素子３１ａは“０”を出
力し、スペア選択線デコーダ８ｂのＯＲ素子３１ｂは
“１”を出力する。そこでスペア選択線デコーダ禁止制
御信号／ＳＤＥ0 ｂ、即ちスペア選択線デコーダ禁止制
御信号／ＳＤＥ1 ａは“０”となり、スペア選択線デコ
ーダ８ａのＯＲ素子３２ａは“１”を出力する。スペア
選択線デコーダ８ｂのＯＲ素子３１ｂの出力が“１”な
ので、スペア選択線デコーダ８ｂのＯＲ素子３２ｂは
“０”を出力し、スペア選択線Ｌ6 は非選択となり、ス
ペア選択線Ｌ5 が選択される。
様、選択線Ｌ2 をスペア選択線Ｌ5 に置換する場合を例
にとって説明すると、アドレス（ｘ0,ｘ1 ）＝（０，
１）を入力した場合、ヒューズ６ｂ，６ｃを切断し、ス
ペア選択線デコーダ８ａのＯＲ素子３１ａは“０”を出
力し、スペア選択線デコーダ８ｂのＯＲ素子３１ｂは
“１”を出力する。そこでスペア選択線デコーダ禁止制
御信号／ＳＤＥ0 ｂ、即ちスペア選択線デコーダ禁止制
御信号／ＳＤＥ1 ａは“０”となり、スペア選択線デコ
ーダ８ａのＯＲ素子３２ａは“１”を出力する。スペア
選択線デコーダ８ｂのＯＲ素子３１ｂの出力が“１”な
ので、スペア選択線デコーダ８ｂのＯＲ素子３２ｂは
“０”を出力し、スペア選択線Ｌ6 は非選択となり、ス
ペア選択線Ｌ5 が選択される。
【００２０】次にスペア選択線Ｌ5 に不良が存在すると
判明した場合は、ヒューズ７ｂ，７ｃを切断し、スペア
選択線デコーダ８ｂをスペア選択線デコーダ８ａと同一
のアドレスにプログラムする。この場合、スペア選択線
デコーダ禁止制御信号／ＳＤＥ0 ｂ＝／ＳＤＥ1 ａ＝１
よりスペア選択線デコーダ８ａのＯＲ素子３２ａの出力
は“０”となり、スペア選択線Ｌ5 はヒューズ６ａ〜６
ｄへのプログラムに反して非選択となるので、スペア選
択線Ｌ5 にスペア選択線Ｌ6 が再置換されたことにな
る。
判明した場合は、ヒューズ７ｂ，７ｃを切断し、スペア
選択線デコーダ８ｂをスペア選択線デコーダ８ａと同一
のアドレスにプログラムする。この場合、スペア選択線
デコーダ禁止制御信号／ＳＤＥ0 ｂ＝／ＳＤＥ1 ａ＝１
よりスペア選択線デコーダ８ａのＯＲ素子３２ａの出力
は“０”となり、スペア選択線Ｌ5 はヒューズ６ａ〜６
ｄへのプログラムに反して非選択となるので、スペア選
択線Ｌ5 にスペア選択線Ｌ6 が再置換されたことにな
る。
【００２１】このような実施例では、外部からプリデコ
ーダ１にアドレス（ｘ0,ｘ1 ）＝（０，１）を入力し、
複数の選択線Ｌ1 〜Ｌ4 の中からデコーダ２ｂにより選
択線Ｌ2 を選択し、該選択線Ｌ2 に不具合が生じた場合
はスペア選択線デコーダ８ａからスペア選択信号Ｓ
Ｌ5 、即ちスペア選択線Ｌ5 を１つ選択し、このスペア
選択線Ｌ5 を以て上記選択線Ｌ2 に置換し、その後、上
記スペア選択線Ｌ5 に不具合が生じた場合はヒューズ７
ｂ，７ｃを切断し、スペア選択線デコーダ８ｂをスペア
選択線デコーダ８ａと同一のアドレスにプログラムす
る。この場合、スペア選択線デコーダ禁止制御信号／Ｓ
ＤＥ0 ｂ＝／ＳＤＥ1 ａ＝１よりスペア選択線デコーダ
８ａのＯＲ素子３２ａの出力は“０”となり、スペア選
択線Ｌ5 は非選択となり、スペア選択線Ｌ5 にスペア選
択線Ｌ6 を以て再度置換するようにしたので、不良選択
線の救済率を向上することができる。
ーダ１にアドレス（ｘ0,ｘ1 ）＝（０，１）を入力し、
複数の選択線Ｌ1 〜Ｌ4 の中からデコーダ２ｂにより選
択線Ｌ2 を選択し、該選択線Ｌ2 に不具合が生じた場合
はスペア選択線デコーダ８ａからスペア選択信号Ｓ
Ｌ5 、即ちスペア選択線Ｌ5 を１つ選択し、このスペア
選択線Ｌ5 を以て上記選択線Ｌ2 に置換し、その後、上
記スペア選択線Ｌ5 に不具合が生じた場合はヒューズ７
ｂ，７ｃを切断し、スペア選択線デコーダ８ｂをスペア
選択線デコーダ８ａと同一のアドレスにプログラムす
る。この場合、スペア選択線デコーダ禁止制御信号／Ｓ
ＤＥ0 ｂ＝／ＳＤＥ1 ａ＝１よりスペア選択線デコーダ
８ａのＯＲ素子３２ａの出力は“０”となり、スペア選
択線Ｌ5 は非選択となり、スペア選択線Ｌ5 にスペア選
択線Ｌ6 を以て再度置換するようにしたので、不良選択
線の救済率を向上することができる。
【００２２】なお上記２つの実施例では、スペア選択線
２本の場合を例にとって説明したが、これが任意の本数
であったとしても、不良スペア線のヒューズ２１，再度
置換する置換先のスペア線のヒューズ２２を切断する、
あるいはヒューズ７を切断しスペア選択線デコーダ禁止
制御信号／ＳＤＥを出力することで再度置換を行うこと
ができ、上記実施例と同様である。
２本の場合を例にとって説明したが、これが任意の本数
であったとしても、不良スペア線のヒューズ２１，再度
置換する置換先のスペア線のヒューズ２２を切断する、
あるいはヒューズ７を切断しスペア選択線デコーダ禁止
制御信号／ＳＤＥを出力することで再度置換を行うこと
ができ、上記実施例と同様である。
【００２３】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、外部からプリデコーダに複数の選択線
の中から該当する選択線を１つ選択するためのアドレス
を入力し、それに基づき、該当する選択線をデコーダに
より選択し、該選択線に不具合が生じた場合は複数のス
ペア選択線の中からスペア選択線を１つ選択し、このス
ペア選択線を以て該選択線に置換し、さらに置換した
後、上記スペア選択線に不具合が生じた場合は他のスペ
ア選択線を以て再度置換するようにしたので、不良選択
線の救済率を向上することができる効果がある。
憶装置によれば、外部からプリデコーダに複数の選択線
の中から該当する選択線を１つ選択するためのアドレス
を入力し、それに基づき、該当する選択線をデコーダに
より選択し、該選択線に不具合が生じた場合は複数のス
ペア選択線の中からスペア選択線を１つ選択し、このス
ペア選択線を以て該選択線に置換し、さらに置換した
後、上記スペア選択線に不具合が生じた場合は他のスペ
ア選択線を以て再度置換するようにしたので、不良選択
線の救済率を向上することができる効果がある。
【図１】この発明の一実施例による半導体記憶装置のブ
ロック構成を示すブロック回路図である。
ロック構成を示すブロック回路図である。
【図２】この発明の一実施例による半導体記憶装置の再
置換回路の内部回路を示す回路図である。
置換回路の内部回路を示す回路図である。
【図３】この発明の他の実施例による半導体記憶装置の
ブロック構成を示すブロック回路図である。
ブロック構成を示すブロック回路図である。
【図４】この発明の他の実施例による半導体記憶装置の
スペア選択線デコーダの内部回路を示す回路図である。
スペア選択線デコーダの内部回路を示す回路図である。
【図５】従来の半導体記憶装置のブロック構成を示すブ
ロック回路図である。
ロック回路図である。
【図６】ヒューズ切断の組み合わせと置換アドレスの対
応表を示す図である。
応表を示す図である。
【図７】アドレスと選択線との対応表を示す図である。
【図８】半導体記憶装置のデコーダの内部回路を示す回
路図である。
路図である。
【図９】半導体記憶装置のスペア選択線デコーダの内部
回路を示す回路図である。
回路を示す回路図である。
１ プリデコーダ ２ 第１のデコーダ ３ａ 第２のスペア選択線デコーダ ３ｂ 第３のスペア選択線デコーダ ５ａ，５ｂ 再置換回路 ６ａ〜６ｄ ヒューズ ７ａ〜７ｄ ヒューズ ８ａ，８ｂ 再置換回路 ２０ Ｂｕｓ線 ２１ａ ヒューズ ２２ａ ヒューズ ２３ａ ＯＲ素子 ２４ａ ＡＮＤ素子 ２５ａ 遅延素子 ２６ａ 抵抗素子 ３１ａ ＯＲ素子 ３２ａ ＮＯＲ素子 ３３ａ インバータ ｘ0,ｘ1 外部入力アドレス ＳＬ5,ＳＬ6 スペア選択線信号 Ｌ5,Ｌ6 スペア選択線 ＳＤ1,ＳＤ2 スペア選択線動作信号 ／ＬＥ デコーダ有効信号 Ｌ1 〜Ｌ4 選択線 ／ＳＤＥ スペア選択線デコーダ禁止制御信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
Claims (1)
- 【請求項１】 複数の選択線と、選択された該選択線に
不具合が生じた場合はそれを以て置換する複数のスペア
選択線と，上記複数の選択線の中から該当する選択線を
１つ選択するためのアドレスを外部から入力し、出力す
るアドレス入出力手段と，該アドレス入出力手段に基づ
き、該当する選択線を選択する複数のデコーダとを備え
た半導体記憶装置において、 上記選択線に不具合が生じた場合は上記複数のスペア選
択線の中からスペア選択線を１つ選択し、このスペア選
択線を以て該選択線に置換し、さらに置換した後、上記
スペア選択線に不具合が生じた場合は他のスペア選択線
を以て再度置換する選択置換手段を備えたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237314A JPH0554692A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237314A JPH0554692A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554692A true JPH0554692A (ja) | 1993-03-05 |
Family
ID=17013534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237314A Pending JPH0554692A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554692A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178125B1 (en) | 1999-07-02 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device preventing repeated use of spare memory cell and repairable by cell substitution up to two times |
| US6816419B2 (en) | 2002-09-11 | 2004-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a redundant memory cell and method for recovering the same |
| US10665316B2 (en) | 2018-06-15 | 2020-05-26 | Winbound Electronics Corp. | Memory device |
-
1991
- 1991-08-22 JP JP3237314A patent/JPH0554692A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178125B1 (en) | 1999-07-02 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device preventing repeated use of spare memory cell and repairable by cell substitution up to two times |
| US6816419B2 (en) | 2002-09-11 | 2004-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a redundant memory cell and method for recovering the same |
| US6956778B2 (en) | 2002-09-11 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device having a redundant memory cell and method for recovering the same |
| US10665316B2 (en) | 2018-06-15 | 2020-05-26 | Winbound Electronics Corp. | Memory device |
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