JP4299984B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルアクセス方式の半導体記憶装置に係り、特にリダンダンシーメモリ領域と本体メモリ領域とを有して、不良領域の救済を行う半導体記憶装置、その使用方法、その試験方法及びその製造方法に関する。
【０００２】
【従来の技術】
シリアルアクセス方式の半導体記憶装置は生産性向上のためにリダンダンシーメモリ領域が設けられており、本体メモリ領域に不良メモリ領域が存在する場合、不良メモリ領域とリダンダンシーメモリ領域の一部の置き換えが行なわれている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、メモリセルをＮＡＮＤ型に配列することで、セルの高密度配置を実現している。ここで、不良メモリセルや不良配線が生じた場合には、その部分にアクセスされないようにして、余分に用意したメモリ領域であるリダンダンシー領域にアクセスさせる。
【０００４】
図８に従来の全メモリ領域の使用用途別領域区分の例及びメモリーアクセス経路を示す。全メモリ領域は本体メモリ領域１とリダンダンシーメモリ領域２とに分けられている。
【０００５】
メモリ領域には例えばＮＡＮＤ型フラッシュメモリセルが備えられている。この図８において、上下方向をロー方向、左右方向をカラム方向としている。このロー、カラムのメモリセルの個数はメモリ容量により適宜設定される。これら、本体メモリ領域１及びローリダンダンシーメモリ領域２には選択信号線３が各カラムに接続されている。この選択信号線３のうち、本体メモリ領域１の各カラムに接続されているものは、本体メモリ選択回路４に接続されている。また、選択信号線３のうち、リダンダンシーメモリ領域２の各カラムに接続されているものは、リダンダンシーメモリ選択回路３０に接続されている。
【０００６】
これらの本体メモリ選択回路４及びリダンダンシーメモリ選択回路３０にはそれぞれアドレス信号線３１が接続されている。また、例としては、本体メモリ選択回路４のロー側辺にはカラムアイソレーションヒューズ群７が接続されている。さらに、リダンダンシーメモリ選択回路３０のロー側辺にはリダンダンシーアクセスヒューズ群８が接続されている。本体メモリ領域１に不良メモリ領域が存在した場合、不良メモリ領域にアクセスしないようにカラムアイソレーションヒューズ群７中の特定ヒューズを切断し、リダンダンシーアクセスヒューズ群８中の代わりにアクセスさせたい特定ヒューズを切断する。
【０００７】
図９にヒューズ切断後のメモリ領域区分の例を示す。リダンダンシーメモリ領域３０は、あくまで、不良メモリ領域にアクセスさせる代わりにリダンダンシーメモリ領域３０にアクセスさせるだけの目的で作られたものである。本体メモリ領域アクセスコマンドを使ってアクセスできるのは、図９に示されるアクセス領域１、２、３のみである。このように、リダンダンシーメモリ領域３０をアクセスするためには、リダンダンシー領域アクセスコマンドが個別に設けなければならず、図９に示されるアクセス領域４にアクセスするためには、このコマンドを用いる必要がある。
【０００８】
半導体記憶装置のトリミングを行う際には、不良メモリ領域の確定を行うために、プログラム、イレーズ、リードが、それぞれ適切に行われることを調べる必要がある。
【０００９】
本体メモリ領域１において、書き込み／読み出し、消去／読み出し動作をそれぞれ行うことで、正しいデータが読み出されないことを確認した場合、不良メモリに対応させたリダンダンシーメモリ領域２を割り当てる。割り当てたリダンダンシーメモリ２において、置き換え用メモリとして設定された領域に、書き込み／読み出し動作、消去／読み出し動作をそれぞれ行い、正しいデータが読み出された場合に、リダンダンシーメモリとして使用することを決定する。
【００１０】
ここで、誤ったデータが読み出された場合は、リダンダンシーメモリ領域内の他の領域を救済領域として再度、割り当てて、同様に書き込み、読み出し、消去、読み出し動作を行い、正しいデータが読み出された場合に、その領域をリダンダンシーメモリとして使用することを決定する。ここで、再割り当てされたリダンダンシーメモリから正しいデータが読み出されない場合、正しいデータが読み出されるまで、リダンダンシーメモリ内の他の領域への割り当てを繰り返すことになる。
【００１１】
次に、本体メモリアクセスコマンドとリダンダンシーアクセスコマンドを持つメモリの不良メモリ領域の確定方法を説明する。本体メモリアクセスコマンドとリダンダンシーメモリアクセスコマンドが入力されているとき、それぞれ、本体メモリ領域のみとリダンダンシーメモリ領域のみアクセス可能になるものとする。
【００１２】
本体メモリ領域１において、書き込み／読み出し、消去／読み出し動作をそれぞれ行うことで、正しいデータが読み出されないことを確認した場合、割り当てるべきリダンダンシーメモリ領域２内の特定領域にデータの書き込み／読み出し、消去／読み出し動作をそれぞれ行い、正しいデータが読み出された場合にのみ、リダンダンシーメモリ領域２内の当該領域を救済領域として割り当てる。この際、リダンダンシーメモリ領域２の割り当てるべきリダンダンシーメモリ領域から正しいデータが読み出せない場合、正しいデータが読み出せる領域を探し出した後で、その領域を救済領域として割り当てる。
【００１３】
上記２つの方法において、本体メモリの不良領域１は、リダンダンシーメモリ領域２の正常領域で置き換えることができる。
【００１４】
一方、ユーザーが半導体記憶装置を使用中に一定数までの不良が生じても、誤り訂正を行えるように、ユーザーにおいて、本体メモリ領域の一部を誤り訂正符号メモリ領域として使用することがある。この誤り訂正符号メモリ領域を大きくすることによって、より多くの誤り訂正が可能になる。そこで、ユーザー側は、データの信頼性を高める目的で、誤り訂正符号メモリ領域を増加させたい状況があり、半導体記憶装置の製造者は、ユーザーの要求に答えて、本体メモリ領域の拡張を図る必要に迫られる。この場合、半導体記憶装置製造者は、個別のユーザーの要求に答えて、ユーザーの要求に応じて、誤り訂正符号メモリ領域を増加させる場合には、個別に半導体記憶装置を再設計、製造し直して、対応せざるをえない。このようにして、リダンダンシー領域を減らす半導体記憶装置を製造することによって、本体メモリ領域を増やした半導体記憶装置を提供することになる。
【００１５】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【００１６】
半導体記憶装置製造者は、個別のユーザーからの誤り訂正符号メモリ領域を増加させる要求に答えるには、個別に半導体記憶装置を再設計、製造し直して、対応せざるをえなかったため、製造コストの増加、製造期間の長期化を招いてしまう。
【００１７】
また、リダンダンシー技術を用いた半導体記憶装置では、不良率が低い場合、リダンダンシーメモリ領域分だけ、かえってチップ面積の増大を招き、１ウエハーから良品として出荷できる半導体記憶装置の個数を減らしてしまい、生産性を下げてしまう。このように、不良率が低い半導体記憶装置では、リダンダンシー領域は利用されずに残ってしまい、使用されないリダンダンシー領域を減らし、その分、本体メモリ領域を増加させたい場合には、新たに設計、製造し直す必要があり、製造コストの増加、製造期間の長期化を招いてしまう。
【００１８】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１９】
特に本発明の目的は、製造完了後の使用段階で本体メモリ領域を容易に拡張可能な半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、データの書き込み、読み出し、消去が行われる本体メモリ領域と、この本体メモリ領域の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域と、制御信号が入力されて、前記本体メモリ領域及び前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するメモリ選択回路と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記メモリ選択回路に出力するカラム最終アドレス制御回路とを有し、前記リダンダンシーメモリ領域に割り当てられたアドレスは、前記本体メモリ領域に割り当てられたアドレスと連続している半導体記憶装置としている。
【００２１】
さらに本発明の別の特徴は、データの書き込み、読み出し、消去が行われる本体メモリ領域と、この本体メモリ領域の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域と、アドレス信号が入力されて、前記本体メモリ領域へのデータの書き込み、読み出し、消去を制御する本体メモリ選択回路と、アドレス信号及びリダンダンシーアクセスコマンドが入力されて、前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するリダンダンシーメモリ選択回路と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記リダンダンシーメモリ選択回路に出力するカラム最終アドレス制御回路とを有し、前記リダンダンシーメモリ領域に割り当てられたアドレスは、前記本体メモリ領域に割り当てられたアドレスと連続している半導体記憶装置としている。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
本実施の形態の半導体記憶装置の概念構成を図２を用いて説明する。メモリ領域には、本体メモリ領域１とリダンダンシーメモリ領域２とが備えられている。メモリ領域には例えばＮＡＮＤ型フラッシュメモリセルが備えられている。この図２において、上下方向をロー方向、左右方向をカラム方向としている。このロー、カラムのメモリセルの個数はメモリ容量により適宜設定される。
【００２６】
これら、本体メモリ領域１及びリダンダンシーメモリ領域２には選択信号線３が各カラムに接続されている。この選択信号線３のうち、本体メモリ領域１の各カラムに接続されているものは、本体メモリ選択回路４に接続されている。また、選択信号線３のうち、リダンダンシーメモリ領域２の各カラムに接続されているものは、リダンダンシーメモリ選択回路５に接続されている。これらの本体メモリ選択回路４及びリダンダンシーメモリ選択回路５にはそれぞれアドレス信号線６が接続されている。
【００２７】
また、例えば、本体メモリ選択回路４のロー側辺にはカラムアイソレーションヒューズ群７が接続されている。さらに、リダンダンシーメモリ選択回路５のロー側辺にはリダンダンシーアクセスヒューズ群８が接続されている。本体メモリ領域１に不良メモリ領域が存在した場合、不良メモリ領域にアクセスしないようにカラムアイソレーションヒューズ群７中の特定ヒューズを切断し、リダンダンシーアクセスヒューズ群８中の代わりにアクセスさせたい特定ヒューズを切断する。
【００２８】
さらに、リダンダンシーメモリ領域２と本体メモリ領域１との使用用途変更回路９が用途変更制御信号線１０を介してリダンダンシーメモリ領域２に接続されている。この使用用途変更回路９は制御信号線１１の制御信号及びアドレス信号線６のアドレス信号によって、その出力が設定される。この使用用途変更回路９によって、リダンダンシーメモリ領域２を本体メモリ領域１として使用するか、実際には使用しない本体メモリ領域１の不良領域の置き換え領域とするかを切り替えることができる。
【００２９】
このように、リダンダンシーメモリ領域を本体メモリ領域として使用可能にするシステムをあらかじめ組み込んでおくことによって、簡単に本体メモリ領域を拡張することが可能である。さらに、全リダンダンシーメモリ領域を本体メモリ領域として使用する設定をしてから、本体メモリ領域プログラムコマンド、本体メモリ領域イレーズコマンドと本体メモリ領域リードコマンドを用いると、全メモリ領域にアクセスされるため、トリミング目的の不良メモリ領域の確定が簡単になる。
【００３０】
カラム最終アドレス制御回路を用いたメモリ用途変更システムの具体例を図３に示す。ここでは、本体メモリ選択回路４に本体メモリアクセス信号線１８によって、本体メモリアクセスコマンドが入力されている。さらにカラム最終アドレス信号線４１によって、拡張前の本体メモリカラム最終アドレスが入力され、さらにアドレス入力線２０によって、入力アドレスが入力される第１アドレスインクリメント回路１７が設けられている。この第１アドレスインクリメント回路１７の出力信号は第１アドレス信号線４２によって、本体メモリ選択回路４及びリダンダンシーメモリ選択回路５に入力されている。さらにリダンダンシーメモリ選択回路５には、リダンダンシーメモリアクセス信号線１９によって、リダンダンシーメモリアクセスコマンドが入力されている。
【００３１】
アドレス使用用途変更回路９として、制御信号線１１が入力されているカラム最終アドレス制御回路５０が設けられている。さらにこのカラム最終アドレス制御回路５０の出力信号がカラム最終アドレス制御信号線５１を介して入力されて、このカラム最終アドレス制御回路５０へ第２アドレス信号線５２によって信号を出力している第２アドレスインクリメント回路５３が設けられている。この第２アドレスインクリメント回路５３へは、アドレス入力線２０が接続されていて、入力アドレスが入力されている。また、第２アドレスインクリメント回路５３の出力である第２アドレス信号線５２は、使用用途変更回路９内に設けられているリダンダンシーメモリ選択回路５４へ接続されている。このリダンダンシーメモリ選択回路５４の出力がリダンダンシーメモリ領域２へ用途変更制御信号線１０として接続されている。
【００３２】
ただし、この図３に示される構成では、回路が重複していて、回路面積が増大してしまっている。
【００３３】
ここで、図３に示される構成よりも回路面積を縮小できる回路構成として、図１のようにメモリ用途変更システムを構成することもできる。この図１におけるリダンダンシーメモリ選択回路５の一部とカラム最終アドレス制御回路１５が図２における使用用途変更回路９に相当する。ここで、アドレス信号線６及び外部入力信号線１２がカラム最終アドレス制御回路１５に入力されている。このカラム最終アドレス制御回路１５にはアドレス制御信号線１６が接続されている。このアドレス制御信号線１６は、アドレスインクリメント回路１７に接続されている。
【００３４】
このアドレスインクリメント回路１７はアドレス信号線６が接続されていて、本体メモリ選択回路４、リダンダンシーメモリ選択回路５、及びカラム最終アドレス制御回路との間には本体メモリアクセス信号線１８で接続されている。さらにリダンダンシーメモリ選択回路５とアドレスインクリメント回路１７との間にはリダンダンシーメモリアクセス信号線１９で接続されている。
【００３５】
なお、本体メモリ選択回路４から本体メモリ領域１への出力部分及びリダンダンシーメモリ選択回路５からリダンダンシーメモリ領域２への出力部分には、ＮＯＲ回路などのアドレスデコーダ（図示せず）が形成されている。
【００３６】
リダンダンシーメモリ領域をアクセスしない場合、アドレスインクリメント回路１７はアドレス入力線２０を介して、入力されたアドレス信号を順次インクリメントして、シリアルアクセス方式にて本体メモリ領域１にアクセスするように本体メモリ選択回路４を制御する。リダンダンシーメモリ領域をアクセスする場合、アドレスインクリメント回路１７は入力されたアドレス信号を順次インクリメントして、シリアルアクセス方式にてリダンダンシーメモリ領域２にアクセスするようにリダンダンシーメモリ選択回路５を制御する。
【００３７】
本実施の形態では、リダンダンシーメモリが８カラム分あるメモリにおいて、４または８カラム分のリダンダンシーメモリが本体メモリとして使用できる手法について述べる。リダンダンシーメモリのカラム数及び本体メモリのカラム数はメモリ領域の記憶容量に応じて、適宜、設計されて、設定される。ここで、１カラム分のリダンダンシーメモリは１カラム分の本体メモリ中の不良メモリと置き換え可能なメモリである。
【００３８】
次に、図４に示される本体メモリアドレスとリダンダンシーメモリアドレスの関係を説明する。ここでは、本体メモリアドレスとしては、実際には例えば５３６本あるカラムのうち、２４本だけを例として示している。また、リダンダンシーメモリアドレスとしては、８本を例として示している。
【００３９】
この図４において、１０進アドレスで表された値が１から順に２４まで１つずつインクリメントされる。ここで、置き換えるリダンダンシーメモリを４カラム分とすると、１０進アドレスで１７から２０までが拡張領域として割り当てられる。さらに別の例として、置き換えるリダンダンシーメモリを８カラム分とすると、１０進アドレスで１７から２４までが拡張領域として割り当てられる。ここで、実際には１０進アドレスでなく、２進アドレスが使用されて、本体メモリ領域及びリダンダンシーメモリ領域の選択が行われる。
【００４０】
このようにして、リダンダンシーメモリにも本体メモリ領域を指定するアドレスに続く本体メモリアドレスが割り付けられている。従来技術においては、リダンダンシーメモリのアドレスは本体メモリ領域における不良メモリ部分を置換するためにのみ使用されていて、使用される場合は本体メモリ領域の不良メモリのアドレスが割り付けられていたが、本実施の形態では、本体メモリのアドレスだけでなく、リダンダンシーメモリ領域独自のアドレスを本体メモリ領域の最終アドレスに連続させて、あたかも本体メモリ領域が拡大したように持たせることができる。このため、使用できるアドレス数を従来の半導体記憶装置に比べて増加させることができる。もちろん、リダンダンシーメモリ領域を本来の用途である本体メモリ領域の不良メモリセルの置き換え領域として使用できる。その場合、本体メモリ領域のアドレスに連続したアドレスが割り当てられなかったリダンダンシーメモリ領域のカラムを使用して、不良メモリセルの救済を行うことができる。
【００４１】
なお、リダンダンシーメモリアドレスはリダンダンシーメモリ領域を割り当てるためだけに用いられるアドレスであり、１０進アドレスで表示すると１から８までがあり、従来の半導体記憶装置では、リダンダンシーメモリ領域にはリダンダンシーメモリアドレスだけが割り当てられていた。
【００４２】
次に、リダンダンシーメモリ領域の選択回路及びリダンダンシーアクセスヒューズ群の一部の構成例を図５に示す。ソースが電源電位Ｖｄｄに接続され、そのゲートが接地されたＰＭＯＳトランジスタ２５のドレインには、アドレスＡ０からＡ４及びその相補アドレスＡ０ｎからＡ４ｎまでに対応して、順番に配置された合計１０本のヒューズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ０ｎＦＵＳＥ〜Ａ４ｎＦＵＳＥの一端が接続されている。これらヒューズの他端にはそれぞれ、ゲートにアドレスＡ０〜Ａ４、Ａ０ｎ〜Ａ４ｎが入力された１０個のＮＭＯＳトランジスタ２６〜３５のドレインがそれぞれ接続されている。これらＮＭＯＳトランジスタ２６〜３５のソースはすべて接地されている。
【００４３】
ＰＭＯＳトランジスタ２５のドレインは、第１インバータＩＮＶ１の入力ノードＡに接続されている。この第１インバータＩＮＶ１の出力は３入力の第１ナンド回路ＮＡＮＤ１の入力端にＢ経路として入力されている。この３入力の第１ナンド回路ＮＡＮＤ１の他方の入力経路であるＣ経路には、アドレス信号Ａ０〜Ａ４が入力された５入力の第２ナンド回路ＮＡＮＤ２の出力が接続されている。２つのカラムを置き換える場合、例えばアドレスＡ３，Ａ４がその第２ナンド回路ＮＡＮＤ２の入力の一部となり、他の入力端には、アドレスＡ０，Ａ１，Ａ２として電源電位が入力されている。
【００４４】
３入力の第１ナンド回路ＮＡＮＤ１のもう一方の入力経路であるＩ経路には、第３ナンド回路ＮＡＮＤ３の出力が入力されている。この第３ナンド回路ＮＡＮＤ３には、アドレスＡ０ｎ、Ａ１ｎ、Ａ２ｎ、Ａ３ｎ、Ａ４ｎとリダンダンシーアクセスコマンドが入力されている。
【００４５】
ここで、ＰＭＯＳトランジスタ２５、ヒューズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ０ｎＦＵＳＥ〜Ａ４ｎＦＵＳＥ、ＮＭＯＳトランジスタ２６〜３５はリダンダンシーアクセスヒューズ回路として構成されている。また、第１インバータＩＮＶ１、第１ナンド回路ＮＡＮＤ１、第２ナンド回路ＮＡＮＤ２はリダンダンシーメモリ選択回路として構成されている。第１ナンド回路ＮＡＮＤ１の出力ＣＳは、リダンダンシーメモリ領域の特定アドレスを指定する信号となる。
【００４６】
ここで、リダンダンシーメモリ選択回路は図１におけるリダンダンシーメモリ選択回路５の一部として配置されている。また、リダンダンシーアクセスヒューズ回路は図１におけるリダンダンシーアクセスヒューズ群８中に配置されている。
【００４７】
図５中のＣＳノードはリダンダンシーメモリ領域２中の１つのリダンダンシーメモリと接続している。このＣＳノードがＨレベルになるとその接続されたリダンダンシーメモリにアクセスされるとする。ここでは、このＣＳノードがＨレベルになる経路が３通り用意されている。１つ目は、置き換えたい不良メモリアドレスが選択された場合に有効になる経路であり、２つ目は、本体メモリとして使用するときのアドレスが選択された場合に有効になる経路である。３つ目は、リダンダンシーアクセスコマンドが入力された場合に、特定アドレスが選択されると有効になる経路である。
【００４８】
これらの経路を、それぞれ、Ｂ経路、Ｃ経路、I経路と名づけるとする。本例であれば、Ｃ経路が有効になるのは、本体メモリアドレスＡ０がＬレベル、Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＨレベル、Ａ４がＨレベルの場合である。
【００４９】
ここで、Ｃ経路が有効となると、ＣノードがＬレベルになって、ＣＳがＨレベルになる。
【００５０】
リダンダンシーメモリを不良メモリの置き換えとして用いるときには、本体メモリ領域の不良メモリのアドレスが選択されたときにＡノードがＨレベルになるように、Ａ＜０：４＞ＦＵＳＥ（以下において、Ａ＜０：４＞は、Ａ０、Ａ１，Ａ２，Ａ３，Ａ４を表す）とＡ＜０：４＞ｎＦＵＳＥを切断しておく。例えば、置換したい不良メモリのアドレスが、Ａ０がＨレベル、Ａ１がＬレベル、Ａ２がＨレベル、Ａ３がＬレベル、Ａ４がＬレベルであった場合は、Ａ０ＦＵＳＥ、ＡｉｎＦＵＳＥ、Ａ２ＦＵＳＥ、Ａ３ｎＦＵＳＥ、Ａ４ｎＦＵＳＥを切断しておけばよい。リダンダンシーメモリ領域を不良メモリの置き換えとして用いない場合は、Ａ＜０：４＞ＦＵＳＥ及びＡ＜０：４＞ｎＦＵＳＥを切断しない。このようにＦＵＳＥをまったく切断しなければ、Ｂ経路は有効にならない。
【００５１】
つまり、１カラムのリダンダンシーメモリを本体メモリとして使用する場合は、そのリダンダンシーメモリを不良メモリと置き換えないようにする。すなわち、リダンダンシーアクセスヒューズＡ＜０：４＞ＦＵＳＥとＡ＜０：４＞ｎＦＵＳＥとを切断しなければ、不良メモリと置き換えるＢ経路は有効にはならず、当該リダンダンシーメモリが本体メモリとして割り当てられる。
【００５２】
これとは逆に、１カラムのリダンダンシーメモリを不良メモリの置き換えとして使用したい場合は、本体メモリアドレスがシリアルアクセス時に有効にならないようにする。すなわち、Ｃ経路が有効にならないようにする。
【００５３】
ここで、例えばリダンダンシーメモリを４カラム分拡張したい場合、アドレスが大きい方のリダンダンシーメモリを４カラム分、すなわち、Ａｄｄ２１からＡｄｄ２４までのアドレスが割り付けられたリダンダンシーメモリを不良メモリの置き換えに使用する。
【００５４】
シリアルアクセス時の読み込み開始アドレスは、Ａｄｄ１からＡｄｄ２０まで入力可能とする。こうして、Ａｄｄ２１以降のアドレスを持ったリダンダンシーメモリがＢ経路からしかアクセスされないようにできる。
【００５５】
次に、図６にカラム最終アドレス制御回路１５の具体的構成例を示す。外部信号Ｃ及びＥがノア回路ＮＯＲの２入力端にそれぞれ入力されている。このノア回路ＮＯＲの出力はノードＤとなっている。また、外部信号Ｅは第２インバータＩＮＶ２にも入力されている。この第２インバータＩＮＶ２の出力はノードＥとなっている。
【００５６】
ノア回路ＮＯＲの出力であるＣノードは、第４ナンド回路ＮＡＮＤ４にアドレス信号Ａ４と共に入力されている。この第４ナンド回路ＮＡＮＤ４の出力はノードＦとなっている。
【００５７】
第２インバータ回路ＩＮＶ２の出力ノードＥは第５ナンド回路ＮＡＮＤ５にアドレス信号Ａ２，Ａ４とともに入力されている。この第５ナンド回路ＮＡＮＤ５の出力はノードＧとなっている。この出力ノードＧとノードＦが第６ナンド回路ＮＡＮＤ６に入力されている。
【００５８】
この第６ナンド回路ＮＡＮＤ６には、さらにアドレス信号Ａ３、Ａ４が入力される第７ナンド回路ＮＡＮＤ７からの出力ノードＨが入力されて、出力信号ＣＯＬＥＮＤが出力されている。
【００５９】
図１に示されたアドレスインクリメント回路１７において、カラムアドレスは１つずつインクリメントされるが、第６ナンド回路ＮＡＮＤ６の出力であるＣＯＬＥＮＤノードがＨレベルになると、カラムアドレスのインクリメントが終わるように設計されている。
【００６０】
図６に示されたカラム最終アドレス制御回路へ外部信号Ｃ及び外部信号Ｅとが入力されていない状態が、本体メモリ領域が拡張される前の状態である。外部信号Ｃが入力されている時は、本体メモリ領域が４カラム分拡張されている。また、外部信号Ｅが入力されている時は、本体メモリ領域が、８カラム分拡張されている。カラム最終アドレス制御回路の出力はアドレスインクリメント回路１７に出力されて、カラムアドレスが１つずつインクリメントされる。カラムアドレスは１つずつインクリメントされて（シリアルアクセスされて）、ＣＯＬＥＮＤノードがＨレベルになると、カラムアドレスのインクリメントが終わるように設計されている。
【００６１】
ここで、外部信号Ｃ，Ｅはコマンド信号がラッチ回路でラッチされて入力される。この外部信号Ｃは例えばＣＯＬＵＭＮＭＡＸ２０とし、この信号が入力されている時に、カラム長が２０になる。この外部信号は常にＨレベル又は常にＬレベルに保持される。外部信号Ｅは、例えばＣＯＬＵＭＮＭＡＸ２４とし、この信号が入力されている時に、カラム長が２４になる。この外部信号は常にＨレベル又は常にＬレベルに保持される。ここでは本体メモリ領域とリダンダンシー領域におけるカラム長の和を２４としているので、外部信号Ｅを入力することで、全リダンダンシー領域を本体メモリ領域にすることができる。
【００６２】
図６に示されたカラム最終アドレス制御回路はその入力信号である外部信号Ｃ，Ｅはコマンド信号としてラッチ回路（図示せず）に一旦入力される。ラッチ回路にはコマンド信号が１回入力されるとそのままラッチされる。このカラム最終アドレス制御回路は図１におけるカラム最終アドレス制御回路１５に相当する。
【００６３】
次に、図５及び図６を用いて回路動作について説明する。まず、本体メモリ領域が拡張される前の回路動作について説明する。本体メモリ最終カラムアドレスにアクセスされると、図６におけるノードＦがＬレベルになり、ＣＯＬＥＮＤノードがＨレベルになる。この場合、リダンダンシー領域に割り付けられた本体メモリアドレスをアクセスすることがないので、図５中のＣ経路がＨレベルにならない。Ａ＜０：４＞ＦＵＳＥとＡ＜０：４＞ｎＦＵＳＥも切断されていなければリダンダンシーメモリはアクセスされることがない。
【００６４】
次に、本体メモリ領域が４カラム分だけ拡張されているときの回路動作について説明する。図６に示されるカラム最終アドレス制御回路に外部信号Ｃが入力されているので、ノードＤがＬレベルになっている。それによって、ノードＦはＨレベルのままでありつづけるので、本体メモリ最終カラムアドレスにアクセスされても、カラムアドレスのインクリメントがされ、本体メモリ最終カラムアドレスに引き続く本体メモリアドレスを持つリダンダンシーメモリにアクセスされることになる。
【００６５】
本例であれば、本体メモリアドレスＡ０はＨレベル、Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＬレベルでＡ４にＨレベルが割り付けられたリダンダンシーメモリにアクセスされる。カラムアドレスのインクリメントが進み、本体メモリ最終カラムアドレスを４つ増加させたアドレスが選択されると、ノードＧがＬレベルになり、ＣＯＬＥＮＤノードがＨレベルになる。こうして、本例であれば、本体メモリアドレスＡ０がＨレベル、Ａ１がＨレベル、Ａ２がＬレベル、Ａ４がＨレベルとして割り付けられたリダンダンシーメモリでアクセス終了となる。
【００６６】
次に、本体メモリ領域が8カラム分拡張されている時の回路動作について説明する。本例の場合、全メモリ領域が本体メモリ領域に拡張されていることにもなる。図６に示されるカラム最終アドレス制御回路に外部信号Ｅが入力されているので、ノードＤとノードＥがＬレベルになる。それによって、ノードＦとノードＧはＨレベルのままであり続ける。本体メモリ最終カラムアドレスにアクセスされても、ノードＧがＨレベルであるので、カラムアドレスのインクリメントが行われ、本体メモリ最終カラムアドレスに引き続く本体メモリアドレスを持つリダンダンシーメモリにアクセスされることになる。カラムアドレスのインクリメントが進み、本体メモリ最終カラムアドレスを４つ増加させたアドレスが選択されても、ノードＧがＨレベルのままであるので、インクリメントはさらに続けられる。
【００６７】
本体メモリ最終カラムアドレスを８つ増加させたアドレスが選択されると、ノードＨがＨレベルになり、ノードＣＯＬＥＮＤがＨレベルになる。本例であれば、本体メモリアドレスＡ０にＬレベル、Ａ１にＬレベル、Ａ２にＨレベル、Ａ３にＬレベル、Ａ４にＨレベルが割り付けられたリダンダンシーメモリまでアクセスされる。
【００６８】
こうして、外部信号を入力することによってリダンダンシーメモリ領域と本体メモリ領域との用途切り替えを可能にする回路を組み込んで、リダンダンシーメモリ選択回路とカラム最終アドレス制御回路とがリダンダンシーメモリ領域と本体メモリ領域との用途切り替え動作を行うことを可能とする。このようにリダンダンシーメモリを本体メモリとして利用することで、読み始めのアドレスを指定したら、そこから１つずつ大きいアドレスに向かうシリアルアクセスが行われる。例えば、Ａ０，Ａ１，Ａ２と連続してアドレスの順番が大きくなる。また、リダンダンシーメモリにも本体メモリに引き続くアドレスを割り付けている。さらに、カラム最終アドレス制御回路で制御信号ＣＯＬＥＮＤがＨレベルになる経路を複数用意していることによって、カラム最終アドレスの変更を可能としている。
【００６９】
ここで、４又は８カラム分のリダンダンシーメモリが本体メモリとして利用できる理由は、カラム最終アドレスをＡｄｄ２０又はＡｄｄ２４に設定できるようにしているためである。これらのアドレスは、本体メモリ拡張前の最終アドレスＡｄｄ１６から４つ又は８つ大きいアドレスである。
【００７０】
４カラム分のリダンダンシーメモリを本体メモリとして利用する場合は、カラム最終アドレスをＡｄｄ２０に設定しておく。ここで、読み始めのアドレスをＡｄｄ１とする。そこから１つずつ大きい順番のアドレスへ向かうシリアルアクセスが行われる。このようにしてアドレスがＡｄｄ１、Ａｄｄ２、Ａｄｄ３、・・・へと変化する。アドレスがＡｄｄ３までアクセスすることが３カラム目までのメモリにアクセスすることになる。さらにシリアルアクセスが進むと、アドレスＡｄｄ１６になり、１６カラム目のメモリにアクセスされる。
【００７１】
カラムを拡張する前であれば、カラム最終アドレスがＡｄｄ１６であるので、Ａｄｄ１６以降のアドレスにアクセスされず、１６カラム分のメモリだけにしかアクセスできない。しかし、カラム最終アドレスがＡｄｄ２０に変更されているので、引き続きシリアルアクセスが進む。Ａｄｄ１７以降はリダンダンシー領域のメモリにつけられたアドレスであり、Ａｄｄ２０までアクセスされ、２０カラム分のメモリにアクセスできる。８カラム分のリダンダンシー領域のメモリを本体メモリとして利用する場合には、カラム最終アドレスをＡｄｄ２４に設定する。
【００７２】
また、他のカラム数に適用することもできる。例えばカラム最終アドレスを９通りに設定できる。この場合、カラム最終アドレス制御回路で制御信号ＣＯＬＥＮＤがＨレベルになる経路を９個用意することで、本体メモリ拡張量を段階的に変更することができる。
【００７３】
本実施の形態ではカラム長を拡張して、本体メモリ領域を拡大しているが、カラム長に限らず、ロー長を拡張して、本体メモリ領域を拡大することも可能である。
【００７４】
次に、本実施の形態の半導体記憶装置の製造方法を説明する。通常通り、本体メモリ領域、リダンダンシーメモリ領域、周辺回路領域を備えた半導体記憶装置を不純物イオン注入、ゲート、配線形成などの工程を経て形成した後に、不良メモリが本体メモリ領域中にあるか否かの検査を行う。次に、不良メモリがある場合に特定アドレスをシリアルアクセスされる本体メモリ領域ではなく、リダンダンシーメモリ領域に割り当てる。
【００７５】
次に、リダンダンシーメモリの不良メモリ救済用に割り当てられた領域以外の特定アドレスを本体メモリ領域の誤り訂正符号領域として選択的に利用可能な状態に設定する。このように、本実施の形態の半導体記憶装置の製造方法によれば、リダンダンシーメモリに誤り訂正符号領域を少ない工程数で形成することができる。
【００７６】
また、本実施の形態の半導体記憶装置では、データの書き込み、読み出し、消去が行われる本体メモリ領域１と、この本体メモリ領域１の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域２と、制御信号が入力されて、前記本体メモリ領域１及び前記リダンダンシーメモリ領域２へのデータの書き込み、読み出し、消去を制御するメモリ選択回路４，５と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記メモリ選択回路４，５に出力するカラム最終アドレス制御回路１５とを有する構成としている。
【００７７】
さらに、本実施の形態の半導体記憶装置では、データの書き込み、読み出し、消去が行われる本体メモリ領域１と、この本体メモリ領域１の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域２と、アドレス信号が入力されて、前記本体メモリ領域１へのデータの書き込み、読み出し、消去を制御する本体メモリ選択回路４と、アドレス信号及びリダンダンシーアクセスコマンドが入力されて、前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するリダンダンシーメモリ選択回路５と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記リダンダンシーメモリ選択回路５に出力するカラム最終アドレス制御回路１５とを有する構成としている。
【００７８】
さらに、本実施の形態の半導体記憶装置では、前記カラム最終アドレス制御回路１５の出力を受けて、前記リダンダンシーメモリ領域５へアドレス信号を順次増加させて、出力し、前記カラム最終アドレス制御回路１５の出力信号が最終のカラムアドレスであることを示す制御信号である場合にそのアドレス信号を順次増加させる動作を停止するアドレスインクリメント回路１７をさらに有している構成としている。
【００７９】
さらに、本実施の形態の半導体記憶装置では、前記特定アドレスは誤り訂正符号領域を示すアドレス信号として扱われていてもよい。
【００８０】
さらに、本実施の形態の半導体記憶装置では、前記本体メモリ領域１及び前記リダンダンシーメモリ領域２それぞれに誤り訂正符号領域が設けられていてもよい。
【００８１】
さらに、本実施の形態の半導体記憶装置では、前記カラム最終アドレス制御回路はヒューズを有し、このヒューズを切断することでカラム最終アドレスであることを示す制御信号を特定して出力してもよい。
【００８２】
さらに、本実施の形態の半導体記憶装置では、前記リダンダンシーメモリ選択回路５は、所定のアドレス信号が入力されて、リダンダンシー領域の特定領域を誤り訂正符号領域として割り当てるように構成されてもよい。
【００８３】
さらに、前記リダンダンシーメモリ選択回路５は、アドレス信号に対応したヒューズを有し、不良メモリの置き換えを指示するアドレス信号に対応したヒューズは切断されているように構成されていてもよい。
【００８４】
さらに、前記リダンダンシーメモリ選択回路５は、アドレス信号に対応したヒューズを有し、誤り訂正符号領域として割り当てるアドレス信号に対応したヒューズは導通状態であるように構成されていてもよい。
【００８５】
さらに、前記カラム最終アドレスであることを示す制御信号の特定を、外部入力信号によって行なってもよい。
【００８６】
さらに、前記リダンダンシー領域２の全領域が誤り訂正符号領域として割り当てられていてもよい。
【００８７】
さらに、本実施の形態の半導体記憶装置の使用方法によれば、シリアルアクセスされる本体メモリ領域１の特定アドレスを誤り訂正符号領域として割り当てるステップと、リダンダンシーメモリ領域２の特定アドレスを誤り訂正符号領域として割り当てるステップと、特定アドレスを指定して、本体メモリ又はリダンダンシーメモリ領域の特定アドレスに対応した領域を書き込み、読み出し、又は消去するステップとを有するように構成されている。
【００８８】
さらに、本実施の形態によれば、前記リダンダンシーメモリ領域２の特定アドレスを誤り訂正符号領域として割り当てるステップにおいて、前記リダンダンシーメモリ領域２の全アドレスに対して誤り訂正符号領域を割り当てるように構成された半導体記憶装置の使用方法としてもよい。
【００８９】
さらに、本実施の形態の半導体記憶装置の使用方法によれば、所定のアドレスが割り当てられた本体メモリ領域２にシリアルアクセスするステップと、本体メモリ領域１に割り当てられたアドレスに連続したアドレスが割り当てられたリダンダンシーメモリ領域２にシリアルアクセスするステップとを有するように構成されてもよい。
【００９０】
上記の本実施の形態によれば、本体メモリとリダンダンシーメモリのそれぞれに対して、書き込み／読み出し、消去／読み出しの一連の動作を連続して行うことが可能であり、従来のように本体メモリとリダンダンシーメモリのそれぞれに対して書き込みなどを別々に動作させる必要がなく、書き込みなどの動作を高速に行うことができ、ユーザーにおける半導体記憶装置の高速利用が可能である。
【００９１】
本実施の形態を使用することによって、少なくとも１つ以上のカラムのリダンダンシーメモリを本体メモリとして使用可能である。
【００９２】
本実施の形態によれば、ユーザーにおいて半導体記憶装置の使用中に発生した不良を訂正する誤り訂正符号領域を大きく設定することができる。つまり、本体メモリ領域の一部中に設定される誤り訂正符号領域だけでなく、リダンダンシー領域をも誤り訂正符号領域として割り当てることができる。このため、リダンダンシー領域を誤り訂正符号領域として使用することが可能になり、データの信頼性を高めることができ、１種類の半導体記憶装置でユーザーの多段階の異なる要求を満たすことが可能となる。このようにユーザーは、半導体記憶装置の本体メモリ領域を自由書き込み領域と誤り訂正符号領域とに分けて使用した場合、データの信頼性を高めるために、ユーザーによる半導体記憶装置の使用時に自由書き込み領域の容量をそのまま保ちながら、誤り訂正符号領域を増やすことができる。
【００９３】
さらに、リダンダンシーメモリ領域と本体メモリ領域とを有する半導体不揮発記憶装置において、リダンダンシーメモリ領域と本体メモリ領域との用途切り替えを可能にすることによって、本体メモリ領域の簡単な拡張を可能にして、トリミング工程の簡単化が図れる。
【００９４】
（第２の実施の形態）
本実施の形態の半導体記憶装置では、リダンダンシー領域と本体メモリ領域との用途切り替えを可能にするヒューズをカラム最終アドレス制御回路に備えている。
【００９５】
図７にヒューズを組み込んだカラム最終アドレス制御回路を示している。図７に示されたカラム最終アドレス制御回路は図５に示されたカラム最終アドレス制御回路に加えて、外部信号Ｃ，Ｅに替えて、２つの入力信号として、ヒューズＸと抵抗素子Ｒ１の並列回路がノア回路ＮＯＲの１入力端に接続されている。さらにヒューズＹと抵抗素子Ｒ２の並列回路がノア回路ＮＯＲの他方入力端に接続されている。ここで、ヒューズＸ，Ｙの一端はそれぞれ接地されている。また、抵抗素子Ｒ１，Ｒ２の一端はそれぞれ電源電位Ｖｄｄに接続されている。これら抵抗素子Ｒ１，Ｒ２は高抵抗となっている。そのため、それぞれヒューズＸ，Ｙが切断されていない限り、それぞれのヒューズＸ，Ｙとの接続点の電位を電源電位Ｖｄｄへ上昇させることはない。こうして、ヒューズＸ，Ｙをそれぞれ切断しない限り、ノア回路の入力端はそれぞれ接地電位に保持される。
【００９６】
すなわち、本体メモリ領域拡張前は、各ヒューズは切断されていない。本体メモリ領域が４カラム分だけ拡張されている時は、ヒューズＸが切断されている。この状態は、第１の実施の形態において、外部信号Ｃが入力されている時と同じ状態である。また、本体メモリ領域が８カラム部拡張されているときは、ヒューズＹが切断されている。この状態は、第１の実施の形態の外部信号Ｅが入力されている時と同じ状態である。
【００９７】
この図７に示されたカラム最終アドレス制御回路は図１に示されるカラムアドレス最終制御回路１５として使用される。
【００９８】
従って、ヒューズを組み込むことによって、本体メモリ領域の拡張が可能である。
【００９９】
本実施の形態によれば、第１の実施の形態同様の効果を得ることができる。
【０１００】
（第３の実施の形態）
本実施の形態では、外部信号を入力することによって全メモリ領域で書きこみ、消去と読み込みとを行えることを用いた不良メモリ領域を検出する第１又は第２の実施の形態で説明した半導体記憶装置の試験方法を示す。
【０１０１】
トリミング時にテスターを用いて不良メモリ領域の検知を行うとき、外部信号Ｅを入力することによって、一時的に、全リダンダンシーメモリ領域を本体メモリ領域にする。本体メモリ領域に書き込むコマンドを用いてデータの試し書き込みを行い、適切に書き込まれていることを確認するために、本体メモリ領域から読み込むコマンドを用いて、テスターによりデータの読み込みを行う。さらに、本体メモリ領域のデータを消去するコマンドを用いて、本体メモリ領域のデータ消去とを行い、適切に消去が行われていることを確認するために、本体メモリ領域から読み込むコマンドを用いて、データの読み込みを行う。
【０１０２】
ここで、データの試し書きを行うのは、不良メモリ領域があるかどうかを調べるためである。データを書き込んで、読み出してみた時に、書き込んだデータが読み出されなければ、不良メモリ領域があることが確認できる。同様に、書き込んだデータを消去した後に、読み出した場合に消去されていなければ、不良メモリ領域があることが確認できる。こうして、一度に全メモリ領域を書き込み、消去、リードを行うことができる。
【０１０３】
このようにして、不良メモリをアクセスせずにリダンダンシーメモリで置き換えることができる。このトリミングの後で、第１の実施の形態のように置き換えるリダンダンシーメモリをプログラムするか、第２の実施の形態のようにヒューズを用いて置き換える本体メモリの接続箇所のヒューズを切断して、本体メモリの不良領域をリダンダンシーメモリの不良領域で置き換える。トリミングを行って、本体メモリにおける不良メモリ領域を特定し、リダンダンシーメモリにて、不良メモリを割り当てる。
【０１０４】
このように、本実施の形態の半導体記憶装置の試験方法によれば、本体メモリ領域１に書き込み、読み出し、消去、読み出し動作を行って不良領域を検出するステップと、リダンダンシーメモリ領域２の全体に前記本体メモリ領域１に書き込むべきデータを書き込み、読み出して正しくデータが書き込まれたか否かを判断するステップと、前記リダンダンシーメモリ領域２の全体に書き込まれたデータを消去し、読み出して正しくデータが消去されたか否かを判断するステップとを有している。
【０１０５】
本実施の形態によれば、本体メモリ領域全体の試験とリダンダンシーメモリ領域全体の試験を連続して行うことができ、半導体記憶装置の試験効率を向上することができる。
【０１０６】
上記各実施の形態は、不揮発性半導体記憶装置に限らず、ＭＡＳＫＲＯＭなどのアドレスが順にインクリメントされるシリアル読み出しのメモリに対して適用できる。
【０１０７】
上記各実施の形態は、それぞれ組み合わせて実施することができる。
【０１０８】
【発明の効果】
本発明によれば、製造完了後の使用段階で本体メモリ領域を容易に拡張可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体記憶装置を示すブロック図。
【図２】 本発明の第１の実施の形態の半導体記憶装置の概念を示すブロック図。
【図３】 本発明の第１の実施の形態の半導体記憶装置の本体メモリとリダンダンシーメモリとの使用用途変更回路の一例を示すブロック図。
【図４】 本発明の第１の実施の形態の半導体記憶装置の本体メモリアドレスとリダンダンシーメモリアドレスの関係を示す図。
【図５】 本発明の第１の実施の形態の半導体記憶装置におけるアクセスヒューズとリダンダンシーメモリ選択回路の部分回路図。
【図６】 本発明の第１の実施の形態の半導体記憶装置におけるカラム最終アドレス制御回路の回路図。
【図７】 本発明の第２の実施の形態の半導体記憶装置におけるカラム最終アドレス制御回路の回路図。
【図８】 従来の半導体記憶装置を示すブロック図。
【図９】 従来の半導体記憶装置におけるヒューズ切断後のメモリ領域区分を示すブロック図。
【符号の説明】
１ 本体メモリ領域
２ リダンダンシーメモリ領域
３ 選択信号線
４ 本体メモリ選択回路
５ リダンダンシーメモリ選択回路
６ アドレス信号線
７ カラムアイソレーションヒューズ群
８ リダンダンシーアクセスヒューズ群
９ 使用用途変更回路
１０ 用途変更制御信号線
１１ 制御信号線
１２ 外部入力信号線
１５，５０ カラム最終アドレス制御回路
１６ アドレス制御信号線
１７ アドレスインクリメント回路
１８ 本体メモリアクセス信号線
１９ リダンダンシーメモリアクセス信号線
２０ アドレス入力線
２５ ＰＭＯＳトランジスタ
２６，２７，２８，２９，３０，３１，３２，３３，３４，３５ ＮＭＯＳトランジスタ
４１ 拡張前の本体メモリカラム最終アドレス
４２ 第１アドレス信号線
５１ カラム最終アドレス制御回路出力信号線
５２ 第２アドレス信号線
５３ 第２アドレスインクリメント回路
５４ リダンダンシーメモリ選択回路
Ａ０ＦＵＳＥ、Ａ０ｎＦＵＳＥ、・・・、Ａ４ＦＵＳＥ、Ａ４ｎＦＵＳＥ ヒューズ
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
ＮＡＮＤ１ 第１ナンド回路
ＮＡＮＤ２ 第２ナンド回路
ＮＡＮＤ３ 第３ナンド回路
ＮＡＮＤ４ 第４ナンド回路
ＮＡＮＤ５ 第５ナンド回路
ＮＡＮＤ６ 第６ナンド回路
ＮＡＮＤ７ 第７ナンド回路
ＮＯＲ ノア回路
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
【発明の属する技術分野】
本発明は、シリアルアクセス方式の半導体記憶装置に係り、特にリダンダンシーメモリ領域と本体メモリ領域とを有して、不良領域の救済を行う半導体記憶装置、その使用方法、その試験方法及びその製造方法に関する。
【０００２】
【従来の技術】
シリアルアクセス方式の半導体記憶装置は生産性向上のためにリダンダンシーメモリ領域が設けられており、本体メモリ領域に不良メモリ領域が存在する場合、不良メモリ領域とリダンダンシーメモリ領域の一部の置き換えが行なわれている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、メモリセルをＮＡＮＤ型に配列することで、セルの高密度配置を実現している。ここで、不良メモリセルや不良配線が生じた場合には、その部分にアクセスされないようにして、余分に用意したメモリ領域であるリダンダンシー領域にアクセスさせる。
【０００４】
図８に従来の全メモリ領域の使用用途別領域区分の例及びメモリーアクセス経路を示す。全メモリ領域は本体メモリ領域１とリダンダンシーメモリ領域２とに分けられている。
【０００５】
メモリ領域には例えばＮＡＮＤ型フラッシュメモリセルが備えられている。この図８において、上下方向をロー方向、左右方向をカラム方向としている。このロー、カラムのメモリセルの個数はメモリ容量により適宜設定される。これら、本体メモリ領域１及びローリダンダンシーメモリ領域２には選択信号線３が各カラムに接続されている。この選択信号線３のうち、本体メモリ領域１の各カラムに接続されているものは、本体メモリ選択回路４に接続されている。また、選択信号線３のうち、リダンダンシーメモリ領域２の各カラムに接続されているものは、リダンダンシーメモリ選択回路３０に接続されている。
【０００６】
これらの本体メモリ選択回路４及びリダンダンシーメモリ選択回路３０にはそれぞれアドレス信号線３１が接続されている。また、例としては、本体メモリ選択回路４のロー側辺にはカラムアイソレーションヒューズ群７が接続されている。さらに、リダンダンシーメモリ選択回路３０のロー側辺にはリダンダンシーアクセスヒューズ群８が接続されている。本体メモリ領域１に不良メモリ領域が存在した場合、不良メモリ領域にアクセスしないようにカラムアイソレーションヒューズ群７中の特定ヒューズを切断し、リダンダンシーアクセスヒューズ群８中の代わりにアクセスさせたい特定ヒューズを切断する。
【０００７】
図９にヒューズ切断後のメモリ領域区分の例を示す。リダンダンシーメモリ領域３０は、あくまで、不良メモリ領域にアクセスさせる代わりにリダンダンシーメモリ領域３０にアクセスさせるだけの目的で作られたものである。本体メモリ領域アクセスコマンドを使ってアクセスできるのは、図９に示されるアクセス領域１、２、３のみである。このように、リダンダンシーメモリ領域３０をアクセスするためには、リダンダンシー領域アクセスコマンドが個別に設けなければならず、図９に示されるアクセス領域４にアクセスするためには、このコマンドを用いる必要がある。
【０００８】
半導体記憶装置のトリミングを行う際には、不良メモリ領域の確定を行うために、プログラム、イレーズ、リードが、それぞれ適切に行われることを調べる必要がある。
【０００９】
本体メモリ領域１において、書き込み／読み出し、消去／読み出し動作をそれぞれ行うことで、正しいデータが読み出されないことを確認した場合、不良メモリに対応させたリダンダンシーメモリ領域２を割り当てる。割り当てたリダンダンシーメモリ２において、置き換え用メモリとして設定された領域に、書き込み／読み出し動作、消去／読み出し動作をそれぞれ行い、正しいデータが読み出された場合に、リダンダンシーメモリとして使用することを決定する。
【００１０】
ここで、誤ったデータが読み出された場合は、リダンダンシーメモリ領域内の他の領域を救済領域として再度、割り当てて、同様に書き込み、読み出し、消去、読み出し動作を行い、正しいデータが読み出された場合に、その領域をリダンダンシーメモリとして使用することを決定する。ここで、再割り当てされたリダンダンシーメモリから正しいデータが読み出されない場合、正しいデータが読み出されるまで、リダンダンシーメモリ内の他の領域への割り当てを繰り返すことになる。
【００１１】
次に、本体メモリアクセスコマンドとリダンダンシーアクセスコマンドを持つメモリの不良メモリ領域の確定方法を説明する。本体メモリアクセスコマンドとリダンダンシーメモリアクセスコマンドが入力されているとき、それぞれ、本体メモリ領域のみとリダンダンシーメモリ領域のみアクセス可能になるものとする。
【００１２】
本体メモリ領域１において、書き込み／読み出し、消去／読み出し動作をそれぞれ行うことで、正しいデータが読み出されないことを確認した場合、割り当てるべきリダンダンシーメモリ領域２内の特定領域にデータの書き込み／読み出し、消去／読み出し動作をそれぞれ行い、正しいデータが読み出された場合にのみ、リダンダンシーメモリ領域２内の当該領域を救済領域として割り当てる。この際、リダンダンシーメモリ領域２の割り当てるべきリダンダンシーメモリ領域から正しいデータが読み出せない場合、正しいデータが読み出せる領域を探し出した後で、その領域を救済領域として割り当てる。
【００１３】
上記２つの方法において、本体メモリの不良領域１は、リダンダンシーメモリ領域２の正常領域で置き換えることができる。
【００１４】
一方、ユーザーが半導体記憶装置を使用中に一定数までの不良が生じても、誤り訂正を行えるように、ユーザーにおいて、本体メモリ領域の一部を誤り訂正符号メモリ領域として使用することがある。この誤り訂正符号メモリ領域を大きくすることによって、より多くの誤り訂正が可能になる。そこで、ユーザー側は、データの信頼性を高める目的で、誤り訂正符号メモリ領域を増加させたい状況があり、半導体記憶装置の製造者は、ユーザーの要求に答えて、本体メモリ領域の拡張を図る必要に迫られる。この場合、半導体記憶装置製造者は、個別のユーザーの要求に答えて、ユーザーの要求に応じて、誤り訂正符号メモリ領域を増加させる場合には、個別に半導体記憶装置を再設計、製造し直して、対応せざるをえない。このようにして、リダンダンシー領域を減らす半導体記憶装置を製造することによって、本体メモリ領域を増やした半導体記憶装置を提供することになる。
【００１５】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【００１６】
半導体記憶装置製造者は、個別のユーザーからの誤り訂正符号メモリ領域を増加させる要求に答えるには、個別に半導体記憶装置を再設計、製造し直して、対応せざるをえなかったため、製造コストの増加、製造期間の長期化を招いてしまう。
【００１７】
また、リダンダンシー技術を用いた半導体記憶装置では、不良率が低い場合、リダンダンシーメモリ領域分だけ、かえってチップ面積の増大を招き、１ウエハーから良品として出荷できる半導体記憶装置の個数を減らしてしまい、生産性を下げてしまう。このように、不良率が低い半導体記憶装置では、リダンダンシー領域は利用されずに残ってしまい、使用されないリダンダンシー領域を減らし、その分、本体メモリ領域を増加させたい場合には、新たに設計、製造し直す必要があり、製造コストの増加、製造期間の長期化を招いてしまう。
【００１８】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１９】
特に本発明の目的は、製造完了後の使用段階で本体メモリ領域を容易に拡張可能な半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、データの書き込み、読み出し、消去が行われる本体メモリ領域と、この本体メモリ領域の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域と、制御信号が入力されて、前記本体メモリ領域及び前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するメモリ選択回路と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記メモリ選択回路に出力するカラム最終アドレス制御回路とを有し、前記リダンダンシーメモリ領域に割り当てられたアドレスは、前記本体メモリ領域に割り当てられたアドレスと連続している半導体記憶装置としている。
【００２１】
さらに本発明の別の特徴は、データの書き込み、読み出し、消去が行われる本体メモリ領域と、この本体メモリ領域の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域と、アドレス信号が入力されて、前記本体メモリ領域へのデータの書き込み、読み出し、消去を制御する本体メモリ選択回路と、アドレス信号及びリダンダンシーアクセスコマンドが入力されて、前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するリダンダンシーメモリ選択回路と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記リダンダンシーメモリ選択回路に出力するカラム最終アドレス制御回路とを有し、前記リダンダンシーメモリ領域に割り当てられたアドレスは、前記本体メモリ領域に割り当てられたアドレスと連続している半導体記憶装置としている。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
本実施の形態の半導体記憶装置の概念構成を図２を用いて説明する。メモリ領域には、本体メモリ領域１とリダンダンシーメモリ領域２とが備えられている。メモリ領域には例えばＮＡＮＤ型フラッシュメモリセルが備えられている。この図２において、上下方向をロー方向、左右方向をカラム方向としている。このロー、カラムのメモリセルの個数はメモリ容量により適宜設定される。
【００２６】
これら、本体メモリ領域１及びリダンダンシーメモリ領域２には選択信号線３が各カラムに接続されている。この選択信号線３のうち、本体メモリ領域１の各カラムに接続されているものは、本体メモリ選択回路４に接続されている。また、選択信号線３のうち、リダンダンシーメモリ領域２の各カラムに接続されているものは、リダンダンシーメモリ選択回路５に接続されている。これらの本体メモリ選択回路４及びリダンダンシーメモリ選択回路５にはそれぞれアドレス信号線６が接続されている。
【００２７】
また、例えば、本体メモリ選択回路４のロー側辺にはカラムアイソレーションヒューズ群７が接続されている。さらに、リダンダンシーメモリ選択回路５のロー側辺にはリダンダンシーアクセスヒューズ群８が接続されている。本体メモリ領域１に不良メモリ領域が存在した場合、不良メモリ領域にアクセスしないようにカラムアイソレーションヒューズ群７中の特定ヒューズを切断し、リダンダンシーアクセスヒューズ群８中の代わりにアクセスさせたい特定ヒューズを切断する。
【００２８】
さらに、リダンダンシーメモリ領域２と本体メモリ領域１との使用用途変更回路９が用途変更制御信号線１０を介してリダンダンシーメモリ領域２に接続されている。この使用用途変更回路９は制御信号線１１の制御信号及びアドレス信号線６のアドレス信号によって、その出力が設定される。この使用用途変更回路９によって、リダンダンシーメモリ領域２を本体メモリ領域１として使用するか、実際には使用しない本体メモリ領域１の不良領域の置き換え領域とするかを切り替えることができる。
【００２９】
このように、リダンダンシーメモリ領域を本体メモリ領域として使用可能にするシステムをあらかじめ組み込んでおくことによって、簡単に本体メモリ領域を拡張することが可能である。さらに、全リダンダンシーメモリ領域を本体メモリ領域として使用する設定をしてから、本体メモリ領域プログラムコマンド、本体メモリ領域イレーズコマンドと本体メモリ領域リードコマンドを用いると、全メモリ領域にアクセスされるため、トリミング目的の不良メモリ領域の確定が簡単になる。
【００３０】
カラム最終アドレス制御回路を用いたメモリ用途変更システムの具体例を図３に示す。ここでは、本体メモリ選択回路４に本体メモリアクセス信号線１８によって、本体メモリアクセスコマンドが入力されている。さらにカラム最終アドレス信号線４１によって、拡張前の本体メモリカラム最終アドレスが入力され、さらにアドレス入力線２０によって、入力アドレスが入力される第１アドレスインクリメント回路１７が設けられている。この第１アドレスインクリメント回路１７の出力信号は第１アドレス信号線４２によって、本体メモリ選択回路４及びリダンダンシーメモリ選択回路５に入力されている。さらにリダンダンシーメモリ選択回路５には、リダンダンシーメモリアクセス信号線１９によって、リダンダンシーメモリアクセスコマンドが入力されている。
【００３１】
アドレス使用用途変更回路９として、制御信号線１１が入力されているカラム最終アドレス制御回路５０が設けられている。さらにこのカラム最終アドレス制御回路５０の出力信号がカラム最終アドレス制御信号線５１を介して入力されて、このカラム最終アドレス制御回路５０へ第２アドレス信号線５２によって信号を出力している第２アドレスインクリメント回路５３が設けられている。この第２アドレスインクリメント回路５３へは、アドレス入力線２０が接続されていて、入力アドレスが入力されている。また、第２アドレスインクリメント回路５３の出力である第２アドレス信号線５２は、使用用途変更回路９内に設けられているリダンダンシーメモリ選択回路５４へ接続されている。このリダンダンシーメモリ選択回路５４の出力がリダンダンシーメモリ領域２へ用途変更制御信号線１０として接続されている。
【００３２】
ただし、この図３に示される構成では、回路が重複していて、回路面積が増大してしまっている。
【００３３】
ここで、図３に示される構成よりも回路面積を縮小できる回路構成として、図１のようにメモリ用途変更システムを構成することもできる。この図１におけるリダンダンシーメモリ選択回路５の一部とカラム最終アドレス制御回路１５が図２における使用用途変更回路９に相当する。ここで、アドレス信号線６及び外部入力信号線１２がカラム最終アドレス制御回路１５に入力されている。このカラム最終アドレス制御回路１５にはアドレス制御信号線１６が接続されている。このアドレス制御信号線１６は、アドレスインクリメント回路１７に接続されている。
【００３４】
このアドレスインクリメント回路１７はアドレス信号線６が接続されていて、本体メモリ選択回路４、リダンダンシーメモリ選択回路５、及びカラム最終アドレス制御回路との間には本体メモリアクセス信号線１８で接続されている。さらにリダンダンシーメモリ選択回路５とアドレスインクリメント回路１７との間にはリダンダンシーメモリアクセス信号線１９で接続されている。
【００３５】
なお、本体メモリ選択回路４から本体メモリ領域１への出力部分及びリダンダンシーメモリ選択回路５からリダンダンシーメモリ領域２への出力部分には、ＮＯＲ回路などのアドレスデコーダ（図示せず）が形成されている。
【００３６】
リダンダンシーメモリ領域をアクセスしない場合、アドレスインクリメント回路１７はアドレス入力線２０を介して、入力されたアドレス信号を順次インクリメントして、シリアルアクセス方式にて本体メモリ領域１にアクセスするように本体メモリ選択回路４を制御する。リダンダンシーメモリ領域をアクセスする場合、アドレスインクリメント回路１７は入力されたアドレス信号を順次インクリメントして、シリアルアクセス方式にてリダンダンシーメモリ領域２にアクセスするようにリダンダンシーメモリ選択回路５を制御する。
【００３７】
本実施の形態では、リダンダンシーメモリが８カラム分あるメモリにおいて、４または８カラム分のリダンダンシーメモリが本体メモリとして使用できる手法について述べる。リダンダンシーメモリのカラム数及び本体メモリのカラム数はメモリ領域の記憶容量に応じて、適宜、設計されて、設定される。ここで、１カラム分のリダンダンシーメモリは１カラム分の本体メモリ中の不良メモリと置き換え可能なメモリである。
【００３８】
次に、図４に示される本体メモリアドレスとリダンダンシーメモリアドレスの関係を説明する。ここでは、本体メモリアドレスとしては、実際には例えば５３６本あるカラムのうち、２４本だけを例として示している。また、リダンダンシーメモリアドレスとしては、８本を例として示している。
【００３９】
この図４において、１０進アドレスで表された値が１から順に２４まで１つずつインクリメントされる。ここで、置き換えるリダンダンシーメモリを４カラム分とすると、１０進アドレスで１７から２０までが拡張領域として割り当てられる。さらに別の例として、置き換えるリダンダンシーメモリを８カラム分とすると、１０進アドレスで１７から２４までが拡張領域として割り当てられる。ここで、実際には１０進アドレスでなく、２進アドレスが使用されて、本体メモリ領域及びリダンダンシーメモリ領域の選択が行われる。
【００４０】
このようにして、リダンダンシーメモリにも本体メモリ領域を指定するアドレスに続く本体メモリアドレスが割り付けられている。従来技術においては、リダンダンシーメモリのアドレスは本体メモリ領域における不良メモリ部分を置換するためにのみ使用されていて、使用される場合は本体メモリ領域の不良メモリのアドレスが割り付けられていたが、本実施の形態では、本体メモリのアドレスだけでなく、リダンダンシーメモリ領域独自のアドレスを本体メモリ領域の最終アドレスに連続させて、あたかも本体メモリ領域が拡大したように持たせることができる。このため、使用できるアドレス数を従来の半導体記憶装置に比べて増加させることができる。もちろん、リダンダンシーメモリ領域を本来の用途である本体メモリ領域の不良メモリセルの置き換え領域として使用できる。その場合、本体メモリ領域のアドレスに連続したアドレスが割り当てられなかったリダンダンシーメモリ領域のカラムを使用して、不良メモリセルの救済を行うことができる。
【００４１】
なお、リダンダンシーメモリアドレスはリダンダンシーメモリ領域を割り当てるためだけに用いられるアドレスであり、１０進アドレスで表示すると１から８までがあり、従来の半導体記憶装置では、リダンダンシーメモリ領域にはリダンダンシーメモリアドレスだけが割り当てられていた。
【００４２】
次に、リダンダンシーメモリ領域の選択回路及びリダンダンシーアクセスヒューズ群の一部の構成例を図５に示す。ソースが電源電位Ｖｄｄに接続され、そのゲートが接地されたＰＭＯＳトランジスタ２５のドレインには、アドレスＡ０からＡ４及びその相補アドレスＡ０ｎからＡ４ｎまでに対応して、順番に配置された合計１０本のヒューズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ０ｎＦＵＳＥ〜Ａ４ｎＦＵＳＥの一端が接続されている。これらヒューズの他端にはそれぞれ、ゲートにアドレスＡ０〜Ａ４、Ａ０ｎ〜Ａ４ｎが入力された１０個のＮＭＯＳトランジスタ２６〜３５のドレインがそれぞれ接続されている。これらＮＭＯＳトランジスタ２６〜３５のソースはすべて接地されている。
【００４３】
ＰＭＯＳトランジスタ２５のドレインは、第１インバータＩＮＶ１の入力ノードＡに接続されている。この第１インバータＩＮＶ１の出力は３入力の第１ナンド回路ＮＡＮＤ１の入力端にＢ経路として入力されている。この３入力の第１ナンド回路ＮＡＮＤ１の他方の入力経路であるＣ経路には、アドレス信号Ａ０〜Ａ４が入力された５入力の第２ナンド回路ＮＡＮＤ２の出力が接続されている。２つのカラムを置き換える場合、例えばアドレスＡ３，Ａ４がその第２ナンド回路ＮＡＮＤ２の入力の一部となり、他の入力端には、アドレスＡ０，Ａ１，Ａ２として電源電位が入力されている。
【００４４】
３入力の第１ナンド回路ＮＡＮＤ１のもう一方の入力経路であるＩ経路には、第３ナンド回路ＮＡＮＤ３の出力が入力されている。この第３ナンド回路ＮＡＮＤ３には、アドレスＡ０ｎ、Ａ１ｎ、Ａ２ｎ、Ａ３ｎ、Ａ４ｎとリダンダンシーアクセスコマンドが入力されている。
【００４５】
ここで、ＰＭＯＳトランジスタ２５、ヒューズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ０ｎＦＵＳＥ〜Ａ４ｎＦＵＳＥ、ＮＭＯＳトランジスタ２６〜３５はリダンダンシーアクセスヒューズ回路として構成されている。また、第１インバータＩＮＶ１、第１ナンド回路ＮＡＮＤ１、第２ナンド回路ＮＡＮＤ２はリダンダンシーメモリ選択回路として構成されている。第１ナンド回路ＮＡＮＤ１の出力ＣＳは、リダンダンシーメモリ領域の特定アドレスを指定する信号となる。
【００４６】
ここで、リダンダンシーメモリ選択回路は図１におけるリダンダンシーメモリ選択回路５の一部として配置されている。また、リダンダンシーアクセスヒューズ回路は図１におけるリダンダンシーアクセスヒューズ群８中に配置されている。
【００４７】
図５中のＣＳノードはリダンダンシーメモリ領域２中の１つのリダンダンシーメモリと接続している。このＣＳノードがＨレベルになるとその接続されたリダンダンシーメモリにアクセスされるとする。ここでは、このＣＳノードがＨレベルになる経路が３通り用意されている。１つ目は、置き換えたい不良メモリアドレスが選択された場合に有効になる経路であり、２つ目は、本体メモリとして使用するときのアドレスが選択された場合に有効になる経路である。３つ目は、リダンダンシーアクセスコマンドが入力された場合に、特定アドレスが選択されると有効になる経路である。
【００４８】
これらの経路を、それぞれ、Ｂ経路、Ｃ経路、I経路と名づけるとする。本例であれば、Ｃ経路が有効になるのは、本体メモリアドレスＡ０がＬレベル、Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＨレベル、Ａ４がＨレベルの場合である。
【００４９】
ここで、Ｃ経路が有効となると、ＣノードがＬレベルになって、ＣＳがＨレベルになる。
【００５０】
リダンダンシーメモリを不良メモリの置き換えとして用いるときには、本体メモリ領域の不良メモリのアドレスが選択されたときにＡノードがＨレベルになるように、Ａ＜０：４＞ＦＵＳＥ（以下において、Ａ＜０：４＞は、Ａ０、Ａ１，Ａ２，Ａ３，Ａ４を表す）とＡ＜０：４＞ｎＦＵＳＥを切断しておく。例えば、置換したい不良メモリのアドレスが、Ａ０がＨレベル、Ａ１がＬレベル、Ａ２がＨレベル、Ａ３がＬレベル、Ａ４がＬレベルであった場合は、Ａ０ＦＵＳＥ、ＡｉｎＦＵＳＥ、Ａ２ＦＵＳＥ、Ａ３ｎＦＵＳＥ、Ａ４ｎＦＵＳＥを切断しておけばよい。リダンダンシーメモリ領域を不良メモリの置き換えとして用いない場合は、Ａ＜０：４＞ＦＵＳＥ及びＡ＜０：４＞ｎＦＵＳＥを切断しない。このようにＦＵＳＥをまったく切断しなければ、Ｂ経路は有効にならない。
【００５１】
つまり、１カラムのリダンダンシーメモリを本体メモリとして使用する場合は、そのリダンダンシーメモリを不良メモリと置き換えないようにする。すなわち、リダンダンシーアクセスヒューズＡ＜０：４＞ＦＵＳＥとＡ＜０：４＞ｎＦＵＳＥとを切断しなければ、不良メモリと置き換えるＢ経路は有効にはならず、当該リダンダンシーメモリが本体メモリとして割り当てられる。
【００５２】
これとは逆に、１カラムのリダンダンシーメモリを不良メモリの置き換えとして使用したい場合は、本体メモリアドレスがシリアルアクセス時に有効にならないようにする。すなわち、Ｃ経路が有効にならないようにする。
【００５３】
ここで、例えばリダンダンシーメモリを４カラム分拡張したい場合、アドレスが大きい方のリダンダンシーメモリを４カラム分、すなわち、Ａｄｄ２１からＡｄｄ２４までのアドレスが割り付けられたリダンダンシーメモリを不良メモリの置き換えに使用する。
【００５４】
シリアルアクセス時の読み込み開始アドレスは、Ａｄｄ１からＡｄｄ２０まで入力可能とする。こうして、Ａｄｄ２１以降のアドレスを持ったリダンダンシーメモリがＢ経路からしかアクセスされないようにできる。
【００５５】
次に、図６にカラム最終アドレス制御回路１５の具体的構成例を示す。外部信号Ｃ及びＥがノア回路ＮＯＲの２入力端にそれぞれ入力されている。このノア回路ＮＯＲの出力はノードＤとなっている。また、外部信号Ｅは第２インバータＩＮＶ２にも入力されている。この第２インバータＩＮＶ２の出力はノードＥとなっている。
【００５６】
ノア回路ＮＯＲの出力であるＣノードは、第４ナンド回路ＮＡＮＤ４にアドレス信号Ａ４と共に入力されている。この第４ナンド回路ＮＡＮＤ４の出力はノードＦとなっている。
【００５７】
第２インバータ回路ＩＮＶ２の出力ノードＥは第５ナンド回路ＮＡＮＤ５にアドレス信号Ａ２，Ａ４とともに入力されている。この第５ナンド回路ＮＡＮＤ５の出力はノードＧとなっている。この出力ノードＧとノードＦが第６ナンド回路ＮＡＮＤ６に入力されている。
【００５８】
この第６ナンド回路ＮＡＮＤ６には、さらにアドレス信号Ａ３、Ａ４が入力される第７ナンド回路ＮＡＮＤ７からの出力ノードＨが入力されて、出力信号ＣＯＬＥＮＤが出力されている。
【００５９】
図１に示されたアドレスインクリメント回路１７において、カラムアドレスは１つずつインクリメントされるが、第６ナンド回路ＮＡＮＤ６の出力であるＣＯＬＥＮＤノードがＨレベルになると、カラムアドレスのインクリメントが終わるように設計されている。
【００６０】
図６に示されたカラム最終アドレス制御回路へ外部信号Ｃ及び外部信号Ｅとが入力されていない状態が、本体メモリ領域が拡張される前の状態である。外部信号Ｃが入力されている時は、本体メモリ領域が４カラム分拡張されている。また、外部信号Ｅが入力されている時は、本体メモリ領域が、８カラム分拡張されている。カラム最終アドレス制御回路の出力はアドレスインクリメント回路１７に出力されて、カラムアドレスが１つずつインクリメントされる。カラムアドレスは１つずつインクリメントされて（シリアルアクセスされて）、ＣＯＬＥＮＤノードがＨレベルになると、カラムアドレスのインクリメントが終わるように設計されている。
【００６１】
ここで、外部信号Ｃ，Ｅはコマンド信号がラッチ回路でラッチされて入力される。この外部信号Ｃは例えばＣＯＬＵＭＮＭＡＸ２０とし、この信号が入力されている時に、カラム長が２０になる。この外部信号は常にＨレベル又は常にＬレベルに保持される。外部信号Ｅは、例えばＣＯＬＵＭＮＭＡＸ２４とし、この信号が入力されている時に、カラム長が２４になる。この外部信号は常にＨレベル又は常にＬレベルに保持される。ここでは本体メモリ領域とリダンダンシー領域におけるカラム長の和を２４としているので、外部信号Ｅを入力することで、全リダンダンシー領域を本体メモリ領域にすることができる。
【００６２】
図６に示されたカラム最終アドレス制御回路はその入力信号である外部信号Ｃ，Ｅはコマンド信号としてラッチ回路（図示せず）に一旦入力される。ラッチ回路にはコマンド信号が１回入力されるとそのままラッチされる。このカラム最終アドレス制御回路は図１におけるカラム最終アドレス制御回路１５に相当する。
【００６３】
次に、図５及び図６を用いて回路動作について説明する。まず、本体メモリ領域が拡張される前の回路動作について説明する。本体メモリ最終カラムアドレスにアクセスされると、図６におけるノードＦがＬレベルになり、ＣＯＬＥＮＤノードがＨレベルになる。この場合、リダンダンシー領域に割り付けられた本体メモリアドレスをアクセスすることがないので、図５中のＣ経路がＨレベルにならない。Ａ＜０：４＞ＦＵＳＥとＡ＜０：４＞ｎＦＵＳＥも切断されていなければリダンダンシーメモリはアクセスされることがない。
【００６４】
次に、本体メモリ領域が４カラム分だけ拡張されているときの回路動作について説明する。図６に示されるカラム最終アドレス制御回路に外部信号Ｃが入力されているので、ノードＤがＬレベルになっている。それによって、ノードＦはＨレベルのままでありつづけるので、本体メモリ最終カラムアドレスにアクセスされても、カラムアドレスのインクリメントがされ、本体メモリ最終カラムアドレスに引き続く本体メモリアドレスを持つリダンダンシーメモリにアクセスされることになる。
【００６５】
本例であれば、本体メモリアドレスＡ０はＨレベル、Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＬレベルでＡ４にＨレベルが割り付けられたリダンダンシーメモリにアクセスされる。カラムアドレスのインクリメントが進み、本体メモリ最終カラムアドレスを４つ増加させたアドレスが選択されると、ノードＧがＬレベルになり、ＣＯＬＥＮＤノードがＨレベルになる。こうして、本例であれば、本体メモリアドレスＡ０がＨレベル、Ａ１がＨレベル、Ａ２がＬレベル、Ａ４がＨレベルとして割り付けられたリダンダンシーメモリでアクセス終了となる。
【００６６】
次に、本体メモリ領域が8カラム分拡張されている時の回路動作について説明する。本例の場合、全メモリ領域が本体メモリ領域に拡張されていることにもなる。図６に示されるカラム最終アドレス制御回路に外部信号Ｅが入力されているので、ノードＤとノードＥがＬレベルになる。それによって、ノードＦとノードＧはＨレベルのままであり続ける。本体メモリ最終カラムアドレスにアクセスされても、ノードＧがＨレベルであるので、カラムアドレスのインクリメントが行われ、本体メモリ最終カラムアドレスに引き続く本体メモリアドレスを持つリダンダンシーメモリにアクセスされることになる。カラムアドレスのインクリメントが進み、本体メモリ最終カラムアドレスを４つ増加させたアドレスが選択されても、ノードＧがＨレベルのままであるので、インクリメントはさらに続けられる。
【００６７】
本体メモリ最終カラムアドレスを８つ増加させたアドレスが選択されると、ノードＨがＨレベルになり、ノードＣＯＬＥＮＤがＨレベルになる。本例であれば、本体メモリアドレスＡ０にＬレベル、Ａ１にＬレベル、Ａ２にＨレベル、Ａ３にＬレベル、Ａ４にＨレベルが割り付けられたリダンダンシーメモリまでアクセスされる。
【００６８】
こうして、外部信号を入力することによってリダンダンシーメモリ領域と本体メモリ領域との用途切り替えを可能にする回路を組み込んで、リダンダンシーメモリ選択回路とカラム最終アドレス制御回路とがリダンダンシーメモリ領域と本体メモリ領域との用途切り替え動作を行うことを可能とする。このようにリダンダンシーメモリを本体メモリとして利用することで、読み始めのアドレスを指定したら、そこから１つずつ大きいアドレスに向かうシリアルアクセスが行われる。例えば、Ａ０，Ａ１，Ａ２と連続してアドレスの順番が大きくなる。また、リダンダンシーメモリにも本体メモリに引き続くアドレスを割り付けている。さらに、カラム最終アドレス制御回路で制御信号ＣＯＬＥＮＤがＨレベルになる経路を複数用意していることによって、カラム最終アドレスの変更を可能としている。
【００６９】
ここで、４又は８カラム分のリダンダンシーメモリが本体メモリとして利用できる理由は、カラム最終アドレスをＡｄｄ２０又はＡｄｄ２４に設定できるようにしているためである。これらのアドレスは、本体メモリ拡張前の最終アドレスＡｄｄ１６から４つ又は８つ大きいアドレスである。
【００７０】
４カラム分のリダンダンシーメモリを本体メモリとして利用する場合は、カラム最終アドレスをＡｄｄ２０に設定しておく。ここで、読み始めのアドレスをＡｄｄ１とする。そこから１つずつ大きい順番のアドレスへ向かうシリアルアクセスが行われる。このようにしてアドレスがＡｄｄ１、Ａｄｄ２、Ａｄｄ３、・・・へと変化する。アドレスがＡｄｄ３までアクセスすることが３カラム目までのメモリにアクセスすることになる。さらにシリアルアクセスが進むと、アドレスＡｄｄ１６になり、１６カラム目のメモリにアクセスされる。
【００７１】
カラムを拡張する前であれば、カラム最終アドレスがＡｄｄ１６であるので、Ａｄｄ１６以降のアドレスにアクセスされず、１６カラム分のメモリだけにしかアクセスできない。しかし、カラム最終アドレスがＡｄｄ２０に変更されているので、引き続きシリアルアクセスが進む。Ａｄｄ１７以降はリダンダンシー領域のメモリにつけられたアドレスであり、Ａｄｄ２０までアクセスされ、２０カラム分のメモリにアクセスできる。８カラム分のリダンダンシー領域のメモリを本体メモリとして利用する場合には、カラム最終アドレスをＡｄｄ２４に設定する。
【００７２】
また、他のカラム数に適用することもできる。例えばカラム最終アドレスを９通りに設定できる。この場合、カラム最終アドレス制御回路で制御信号ＣＯＬＥＮＤがＨレベルになる経路を９個用意することで、本体メモリ拡張量を段階的に変更することができる。
【００７３】
本実施の形態ではカラム長を拡張して、本体メモリ領域を拡大しているが、カラム長に限らず、ロー長を拡張して、本体メモリ領域を拡大することも可能である。
【００７４】
次に、本実施の形態の半導体記憶装置の製造方法を説明する。通常通り、本体メモリ領域、リダンダンシーメモリ領域、周辺回路領域を備えた半導体記憶装置を不純物イオン注入、ゲート、配線形成などの工程を経て形成した後に、不良メモリが本体メモリ領域中にあるか否かの検査を行う。次に、不良メモリがある場合に特定アドレスをシリアルアクセスされる本体メモリ領域ではなく、リダンダンシーメモリ領域に割り当てる。
【００７５】
次に、リダンダンシーメモリの不良メモリ救済用に割り当てられた領域以外の特定アドレスを本体メモリ領域の誤り訂正符号領域として選択的に利用可能な状態に設定する。このように、本実施の形態の半導体記憶装置の製造方法によれば、リダンダンシーメモリに誤り訂正符号領域を少ない工程数で形成することができる。
【００７６】
また、本実施の形態の半導体記憶装置では、データの書き込み、読み出し、消去が行われる本体メモリ領域１と、この本体メモリ領域１の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域２と、制御信号が入力されて、前記本体メモリ領域１及び前記リダンダンシーメモリ領域２へのデータの書き込み、読み出し、消去を制御するメモリ選択回路４，５と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記メモリ選択回路４，５に出力するカラム最終アドレス制御回路１５とを有する構成としている。
【００７７】
さらに、本実施の形態の半導体記憶装置では、データの書き込み、読み出し、消去が行われる本体メモリ領域１と、この本体メモリ領域１の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域２と、アドレス信号が入力されて、前記本体メモリ領域１へのデータの書き込み、読み出し、消去を制御する本体メモリ選択回路４と、アドレス信号及びリダンダンシーアクセスコマンドが入力されて、前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するリダンダンシーメモリ選択回路５と、特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記リダンダンシーメモリ選択回路５に出力するカラム最終アドレス制御回路１５とを有する構成としている。
【００７８】
さらに、本実施の形態の半導体記憶装置では、前記カラム最終アドレス制御回路１５の出力を受けて、前記リダンダンシーメモリ領域５へアドレス信号を順次増加させて、出力し、前記カラム最終アドレス制御回路１５の出力信号が最終のカラムアドレスであることを示す制御信号である場合にそのアドレス信号を順次増加させる動作を停止するアドレスインクリメント回路１７をさらに有している構成としている。
【００７９】
さらに、本実施の形態の半導体記憶装置では、前記特定アドレスは誤り訂正符号領域を示すアドレス信号として扱われていてもよい。
【００８０】
さらに、本実施の形態の半導体記憶装置では、前記本体メモリ領域１及び前記リダンダンシーメモリ領域２それぞれに誤り訂正符号領域が設けられていてもよい。
【００８１】
さらに、本実施の形態の半導体記憶装置では、前記カラム最終アドレス制御回路はヒューズを有し、このヒューズを切断することでカラム最終アドレスであることを示す制御信号を特定して出力してもよい。
【００８２】
さらに、本実施の形態の半導体記憶装置では、前記リダンダンシーメモリ選択回路５は、所定のアドレス信号が入力されて、リダンダンシー領域の特定領域を誤り訂正符号領域として割り当てるように構成されてもよい。
【００８３】
さらに、前記リダンダンシーメモリ選択回路５は、アドレス信号に対応したヒューズを有し、不良メモリの置き換えを指示するアドレス信号に対応したヒューズは切断されているように構成されていてもよい。
【００８４】
さらに、前記リダンダンシーメモリ選択回路５は、アドレス信号に対応したヒューズを有し、誤り訂正符号領域として割り当てるアドレス信号に対応したヒューズは導通状態であるように構成されていてもよい。
【００８５】
さらに、前記カラム最終アドレスであることを示す制御信号の特定を、外部入力信号によって行なってもよい。
【００８６】
さらに、前記リダンダンシー領域２の全領域が誤り訂正符号領域として割り当てられていてもよい。
【００８７】
さらに、本実施の形態の半導体記憶装置の使用方法によれば、シリアルアクセスされる本体メモリ領域１の特定アドレスを誤り訂正符号領域として割り当てるステップと、リダンダンシーメモリ領域２の特定アドレスを誤り訂正符号領域として割り当てるステップと、特定アドレスを指定して、本体メモリ又はリダンダンシーメモリ領域の特定アドレスに対応した領域を書き込み、読み出し、又は消去するステップとを有するように構成されている。
【００８８】
さらに、本実施の形態によれば、前記リダンダンシーメモリ領域２の特定アドレスを誤り訂正符号領域として割り当てるステップにおいて、前記リダンダンシーメモリ領域２の全アドレスに対して誤り訂正符号領域を割り当てるように構成された半導体記憶装置の使用方法としてもよい。
【００８９】
さらに、本実施の形態の半導体記憶装置の使用方法によれば、所定のアドレスが割り当てられた本体メモリ領域２にシリアルアクセスするステップと、本体メモリ領域１に割り当てられたアドレスに連続したアドレスが割り当てられたリダンダンシーメモリ領域２にシリアルアクセスするステップとを有するように構成されてもよい。
【００９０】
上記の本実施の形態によれば、本体メモリとリダンダンシーメモリのそれぞれに対して、書き込み／読み出し、消去／読み出しの一連の動作を連続して行うことが可能であり、従来のように本体メモリとリダンダンシーメモリのそれぞれに対して書き込みなどを別々に動作させる必要がなく、書き込みなどの動作を高速に行うことができ、ユーザーにおける半導体記憶装置の高速利用が可能である。
【００９１】
本実施の形態を使用することによって、少なくとも１つ以上のカラムのリダンダンシーメモリを本体メモリとして使用可能である。
【００９２】
本実施の形態によれば、ユーザーにおいて半導体記憶装置の使用中に発生した不良を訂正する誤り訂正符号領域を大きく設定することができる。つまり、本体メモリ領域の一部中に設定される誤り訂正符号領域だけでなく、リダンダンシー領域をも誤り訂正符号領域として割り当てることができる。このため、リダンダンシー領域を誤り訂正符号領域として使用することが可能になり、データの信頼性を高めることができ、１種類の半導体記憶装置でユーザーの多段階の異なる要求を満たすことが可能となる。このようにユーザーは、半導体記憶装置の本体メモリ領域を自由書き込み領域と誤り訂正符号領域とに分けて使用した場合、データの信頼性を高めるために、ユーザーによる半導体記憶装置の使用時に自由書き込み領域の容量をそのまま保ちながら、誤り訂正符号領域を増やすことができる。
【００９３】
さらに、リダンダンシーメモリ領域と本体メモリ領域とを有する半導体不揮発記憶装置において、リダンダンシーメモリ領域と本体メモリ領域との用途切り替えを可能にすることによって、本体メモリ領域の簡単な拡張を可能にして、トリミング工程の簡単化が図れる。
【００９４】
（第２の実施の形態）
本実施の形態の半導体記憶装置では、リダンダンシー領域と本体メモリ領域との用途切り替えを可能にするヒューズをカラム最終アドレス制御回路に備えている。
【００９５】
図７にヒューズを組み込んだカラム最終アドレス制御回路を示している。図７に示されたカラム最終アドレス制御回路は図５に示されたカラム最終アドレス制御回路に加えて、外部信号Ｃ，Ｅに替えて、２つの入力信号として、ヒューズＸと抵抗素子Ｒ１の並列回路がノア回路ＮＯＲの１入力端に接続されている。さらにヒューズＹと抵抗素子Ｒ２の並列回路がノア回路ＮＯＲの他方入力端に接続されている。ここで、ヒューズＸ，Ｙの一端はそれぞれ接地されている。また、抵抗素子Ｒ１，Ｒ２の一端はそれぞれ電源電位Ｖｄｄに接続されている。これら抵抗素子Ｒ１，Ｒ２は高抵抗となっている。そのため、それぞれヒューズＸ，Ｙが切断されていない限り、それぞれのヒューズＸ，Ｙとの接続点の電位を電源電位Ｖｄｄへ上昇させることはない。こうして、ヒューズＸ，Ｙをそれぞれ切断しない限り、ノア回路の入力端はそれぞれ接地電位に保持される。
【００９６】
すなわち、本体メモリ領域拡張前は、各ヒューズは切断されていない。本体メモリ領域が４カラム分だけ拡張されている時は、ヒューズＸが切断されている。この状態は、第１の実施の形態において、外部信号Ｃが入力されている時と同じ状態である。また、本体メモリ領域が８カラム部拡張されているときは、ヒューズＹが切断されている。この状態は、第１の実施の形態の外部信号Ｅが入力されている時と同じ状態である。
【００９７】
この図７に示されたカラム最終アドレス制御回路は図１に示されるカラムアドレス最終制御回路１５として使用される。
【００９８】
従って、ヒューズを組み込むことによって、本体メモリ領域の拡張が可能である。
【００９９】
本実施の形態によれば、第１の実施の形態同様の効果を得ることができる。
【０１００】
（第３の実施の形態）
本実施の形態では、外部信号を入力することによって全メモリ領域で書きこみ、消去と読み込みとを行えることを用いた不良メモリ領域を検出する第１又は第２の実施の形態で説明した半導体記憶装置の試験方法を示す。
【０１０１】
トリミング時にテスターを用いて不良メモリ領域の検知を行うとき、外部信号Ｅを入力することによって、一時的に、全リダンダンシーメモリ領域を本体メモリ領域にする。本体メモリ領域に書き込むコマンドを用いてデータの試し書き込みを行い、適切に書き込まれていることを確認するために、本体メモリ領域から読み込むコマンドを用いて、テスターによりデータの読み込みを行う。さらに、本体メモリ領域のデータを消去するコマンドを用いて、本体メモリ領域のデータ消去とを行い、適切に消去が行われていることを確認するために、本体メモリ領域から読み込むコマンドを用いて、データの読み込みを行う。
【０１０２】
ここで、データの試し書きを行うのは、不良メモリ領域があるかどうかを調べるためである。データを書き込んで、読み出してみた時に、書き込んだデータが読み出されなければ、不良メモリ領域があることが確認できる。同様に、書き込んだデータを消去した後に、読み出した場合に消去されていなければ、不良メモリ領域があることが確認できる。こうして、一度に全メモリ領域を書き込み、消去、リードを行うことができる。
【０１０３】
このようにして、不良メモリをアクセスせずにリダンダンシーメモリで置き換えることができる。このトリミングの後で、第１の実施の形態のように置き換えるリダンダンシーメモリをプログラムするか、第２の実施の形態のようにヒューズを用いて置き換える本体メモリの接続箇所のヒューズを切断して、本体メモリの不良領域をリダンダンシーメモリの不良領域で置き換える。トリミングを行って、本体メモリにおける不良メモリ領域を特定し、リダンダンシーメモリにて、不良メモリを割り当てる。
【０１０４】
このように、本実施の形態の半導体記憶装置の試験方法によれば、本体メモリ領域１に書き込み、読み出し、消去、読み出し動作を行って不良領域を検出するステップと、リダンダンシーメモリ領域２の全体に前記本体メモリ領域１に書き込むべきデータを書き込み、読み出して正しくデータが書き込まれたか否かを判断するステップと、前記リダンダンシーメモリ領域２の全体に書き込まれたデータを消去し、読み出して正しくデータが消去されたか否かを判断するステップとを有している。
【０１０５】
本実施の形態によれば、本体メモリ領域全体の試験とリダンダンシーメモリ領域全体の試験を連続して行うことができ、半導体記憶装置の試験効率を向上することができる。
【０１０６】
上記各実施の形態は、不揮発性半導体記憶装置に限らず、ＭＡＳＫＲＯＭなどのアドレスが順にインクリメントされるシリアル読み出しのメモリに対して適用できる。
【０１０７】
上記各実施の形態は、それぞれ組み合わせて実施することができる。
【０１０８】
【発明の効果】
本発明によれば、製造完了後の使用段階で本体メモリ領域を容易に拡張可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体記憶装置を示すブロック図。
【図２】 本発明の第１の実施の形態の半導体記憶装置の概念を示すブロック図。
【図３】 本発明の第１の実施の形態の半導体記憶装置の本体メモリとリダンダンシーメモリとの使用用途変更回路の一例を示すブロック図。
【図４】 本発明の第１の実施の形態の半導体記憶装置の本体メモリアドレスとリダンダンシーメモリアドレスの関係を示す図。
【図５】 本発明の第１の実施の形態の半導体記憶装置におけるアクセスヒューズとリダンダンシーメモリ選択回路の部分回路図。
【図６】 本発明の第１の実施の形態の半導体記憶装置におけるカラム最終アドレス制御回路の回路図。
【図７】 本発明の第２の実施の形態の半導体記憶装置におけるカラム最終アドレス制御回路の回路図。
【図８】 従来の半導体記憶装置を示すブロック図。
【図９】 従来の半導体記憶装置におけるヒューズ切断後のメモリ領域区分を示すブロック図。
【符号の説明】
１ 本体メモリ領域
２ リダンダンシーメモリ領域
３ 選択信号線
４ 本体メモリ選択回路
５ リダンダンシーメモリ選択回路
６ アドレス信号線
７ カラムアイソレーションヒューズ群
８ リダンダンシーアクセスヒューズ群
９ 使用用途変更回路
１０ 用途変更制御信号線
１１ 制御信号線
１２ 外部入力信号線
１５，５０ カラム最終アドレス制御回路
１６ アドレス制御信号線
１７ アドレスインクリメント回路
１８ 本体メモリアクセス信号線
１９ リダンダンシーメモリアクセス信号線
２０ アドレス入力線
２５ ＰＭＯＳトランジスタ
２６，２７，２８，２９，３０，３１，３２，３３，３４，３５ ＮＭＯＳトランジスタ
４１ 拡張前の本体メモリカラム最終アドレス
４２ 第１アドレス信号線
５１ カラム最終アドレス制御回路出力信号線
５２ 第２アドレス信号線
５３ 第２アドレスインクリメント回路
５４ リダンダンシーメモリ選択回路
Ａ０ＦＵＳＥ、Ａ０ｎＦＵＳＥ、・・・、Ａ４ＦＵＳＥ、Ａ４ｎＦＵＳＥ ヒューズ
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
ＮＡＮＤ１ 第１ナンド回路
ＮＡＮＤ２ 第２ナンド回路
ＮＡＮＤ３ 第３ナンド回路
ＮＡＮＤ４ 第４ナンド回路
ＮＡＮＤ５ 第５ナンド回路
ＮＡＮＤ６ 第６ナンド回路
ＮＡＮＤ７ 第７ナンド回路
ＮＯＲ ノア回路
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Claims (11)
- データの書き込み、読み出し、消去が行われる本体メモリ領域と、
この本体メモリ領域の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域と、
制御信号が入力されて、前記本体メモリ領域及び前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するメモリ選択回路と、
特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記メモリ選択回路に出力するカラム最終アドレス制御回路とを有し、前記リダンダンシーメモリ領域に割り当てられたアドレスは、前記本体メモリ領域に割り当てられたアドレスと連続していることを特徴とする半導体記憶装置。 - データの書き込み、読み出し、消去が行われる本体メモリ領域と、
この本体メモリ領域の一部を置き換えて、データの書き込み、読み出し、消去が行われるリダンダンシーメモリ領域と、
アドレス信号が入力されて、前記本体メモリ領域へのデータの書き込み、読み出し、消去を制御する本体メモリ選択回路と、
アドレス信号及びリダンダンシーアクセスコマンドが入力されて、前記リダンダンシーメモリ領域へのデータの書き込み、読み出し、消去を制御するリダンダンシーメモリ選択回路と、
特定アドレスが選択された場合に、最終のカラムアドレスであることを示す制御信号を前記リダンダンシーメモリ選択回路に出力するカラム最終アドレス制御回路とを有し、前記リダンダンシーメモリ領域に割り当てられたアドレスは、前記本体メモリ領域に割り当てられたアドレスと連続していることを特徴とする半導体記憶装置。 - 前記カラム最終アドレス制御回路の出力を受けて、前記リダンダンシーメモリ領域へアドレス信号を順次増加させて、出力し、前記カラム最終アドレス制御回路の出力信号が最終のカラムアドレスであることを示す制御信号である場合にそのアドレス信号を順次増加させる動作を停止するアドレスインクリメント回路をさらに有することを特徴とする請求項２項記載の半導体記憶装置。
- 前記特定アドレスは誤り訂正符号領域を示すアドレス信号であることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
- 前記本体メモリ領域及び前記リダンダンシーメモリ領域に誤り訂正符号領域が設けられていることを特徴とする請求項２乃至４いずれか１項記載の半導体記憶装置。
- 前記カラム最終アドレス制御回路はヒューズを有し、このヒューズを切断することでカラム最終アドレスであることを示す制御信号を特定して出力することを特徴とする請求項２乃至５いずれか１項記載の半導体記憶装置。
- 前記リダンダンシーメモリ選択回路は、所定のアドレス信号が入力されて、リダンダンシー領域の特定領域を誤り訂正符号領域として割り当てることを特徴とする請求項２乃至６いずれか１項記載の半導体記憶装置。
- 前記リダンダンシーメモリ選択回路は、アドレス信号に対応したヒューズを有し、不良メモリを置き換えを指示するアドレス信号に対応したヒューズは切断されていることを特徴とする請求項２乃至７いずれか１項記載の半導体記憶装置。
- 前記リダンダンシーメモリ選択回路は、アドレス信号に対応したヒューズを有し、誤り訂正符号領域として割り当てるアドレス信号に対応したヒューズは導通状態であることを特徴とする請求項２乃至８いずれか１項記載の半導体記憶装置。
- カラム最終アドレスであることを示す制御信号の特定を、外部入力信号によって行うことを特徴とする請求項１乃至９いずれか1項記載の半導体記憶装置。
- 前記リダンダンシー領域が誤り訂正符号領域として割り当てられていることを特徴とする請求項７記載の半導体記憶装置。
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