JP2003068095A - 半導体記憶装置、その使用方法、その試験方法及びその製造方法 - Google Patents
半導体記憶装置、その使用方法、その試験方法及びその製造方法Info
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- JP2003068095A JP2003068095A JP2001259151A JP2001259151A JP2003068095A JP 2003068095 A JP2003068095 A JP 2003068095A JP 2001259151 A JP2001259151 A JP 2001259151A JP 2001259151 A JP2001259151 A JP 2001259151A JP 2003068095 A JP2003068095 A JP 2003068095A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 製造完了後の使用段階で本体メモリ領域を容
易に拡張可能な半導体記憶装置を提供することを目的と
している。 【解決手段】 データの書き込み、読み出し、消去が行
われる本体メモリ領域１と、この本体メモリ領域の一部
を置き換えて、データの書き込み、読み出し、消去が行
われるリダンダンシーメモリ領域２と、制御信号が入力
されて、前記本体メモリ領域及び前記リダンダンシーメ
モリ領域へのデータの書き込み、読み出し、消去を制御
するメモリ選択回路４、５と、特定アドレスが入力され
た場合に、最終のカラムアドレスであることを示す制御
信号を前記メモリ選択回路に出力するカラム最終アドレ
ス制御回路１５とを有する半導体記憶装置である。
易に拡張可能な半導体記憶装置を提供することを目的と
している。 【解決手段】 データの書き込み、読み出し、消去が行
われる本体メモリ領域１と、この本体メモリ領域の一部
を置き換えて、データの書き込み、読み出し、消去が行
われるリダンダンシーメモリ領域２と、制御信号が入力
されて、前記本体メモリ領域及び前記リダンダンシーメ
モリ領域へのデータの書き込み、読み出し、消去を制御
するメモリ選択回路４、５と、特定アドレスが入力され
た場合に、最終のカラムアドレスであることを示す制御
信号を前記メモリ選択回路に出力するカラム最終アドレ
ス制御回路１５とを有する半導体記憶装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルアクセス
方式の半導体記憶装置に係り、特にリダンダンシーメモ
リ領域と本体メモリ領域とを有して、不良領域の救済を
行う半導体記憶装置、その使用方法、その試験方法及び
その製造方法に関する。
方式の半導体記憶装置に係り、特にリダンダンシーメモ
リ領域と本体メモリ領域とを有して、不良領域の救済を
行う半導体記憶装置、その使用方法、その試験方法及び
その製造方法に関する。
【０００２】
【従来の技術】シリアルアクセス方式の半導体記憶装置
は生産性向上のためにリダンダンシーメモリ領域が設け
られており、本体メモリ領域に不良メモリ領域が存在す
る場合、不良メモリ領域とリダンダンシーメモリ領域の
一部の置き換えが行なわれている。
は生産性向上のためにリダンダンシーメモリ領域が設け
られており、本体メモリ領域に不良メモリ領域が存在す
る場合、不良メモリ領域とリダンダンシーメモリ領域の
一部の置き換えが行なわれている。
【０００３】ＮＡＮＤ型フラッシュメモリでは、メモリ
セルをＮＡＮＤ型に配列することで、セルの高密度配置
を実現している。ここで、不良メモリセルや不良配線が
生じた場合には、その部分にアクセスされないようにし
て、余分に用意したメモリ領域であるリダンダンシー領
域にアクセスさせる。
セルをＮＡＮＤ型に配列することで、セルの高密度配置
を実現している。ここで、不良メモリセルや不良配線が
生じた場合には、その部分にアクセスされないようにし
て、余分に用意したメモリ領域であるリダンダンシー領
域にアクセスさせる。
【０００４】図８に従来の全メモリ領域の使用用途別領
域区分の例及びメモリーアクセス経路を示す。全メモリ
領域は本体メモリ領域１とリダンダンシーメモリ領域２
とに分けられている。
域区分の例及びメモリーアクセス経路を示す。全メモリ
領域は本体メモリ領域１とリダンダンシーメモリ領域２
とに分けられている。
【０００５】メモリ領域には例えばＮＡＮＤ型フラッシ
ュメモリセルが備えられている。この図８において、上
下方向をロー方向、左右方向をカラム方向としている。
このロー、カラムのメモリセルの個数はメモリ容量によ
り適宜設定される。これら、本体メモリ領域１及びロー
リダンダンシーメモリ領域２には選択信号線３が各カラ
ムに接続されている。この選択信号線３のうち、本体メ
モリ領域１の各カラムに接続されているものは、本体メ
モリ選択回路４に接続されている。また、選択信号線３
のうち、リダンダンシーメモリ領域２の各カラムに接続
されているものは、リダンダンシーメモリ選択回路３０
に接続されている。
ュメモリセルが備えられている。この図８において、上
下方向をロー方向、左右方向をカラム方向としている。
このロー、カラムのメモリセルの個数はメモリ容量によ
り適宜設定される。これら、本体メモリ領域１及びロー
リダンダンシーメモリ領域２には選択信号線３が各カラ
ムに接続されている。この選択信号線３のうち、本体メ
モリ領域１の各カラムに接続されているものは、本体メ
モリ選択回路４に接続されている。また、選択信号線３
のうち、リダンダンシーメモリ領域２の各カラムに接続
されているものは、リダンダンシーメモリ選択回路３０
に接続されている。
【０００６】これらの本体メモリ選択回路４及びリダン
ダンシーメモリ選択回路３０にはそれぞれアドレス信号
線３１が接続されている。また、例としては、本体メモ
リ選択回路４のロー側辺にはカラムアイソレーションヒ
ューズ群７が接続されている。さらに、リダンダンシー
メモリ選択回路３０のロー側辺にはリダンダンシーアク
セスヒューズ群８が接続されている。本体メモリ領域１
に不良メモリ領域が存在した場合、不良メモリ領域にア
クセスしないようにカラムアイソレーションヒューズ群
７中の特定ヒューズを切断し、リダンダンシーアクセス
ヒューズ群８中の代わりにアクセスさせたい特定ヒュー
ズを切断する。
ダンシーメモリ選択回路３０にはそれぞれアドレス信号
線３１が接続されている。また、例としては、本体メモ
リ選択回路４のロー側辺にはカラムアイソレーションヒ
ューズ群７が接続されている。さらに、リダンダンシー
メモリ選択回路３０のロー側辺にはリダンダンシーアク
セスヒューズ群８が接続されている。本体メモリ領域１
に不良メモリ領域が存在した場合、不良メモリ領域にア
クセスしないようにカラムアイソレーションヒューズ群
７中の特定ヒューズを切断し、リダンダンシーアクセス
ヒューズ群８中の代わりにアクセスさせたい特定ヒュー
ズを切断する。
【０００７】図９にヒューズ切断後のメモリ領域区分の
例を示す。リダンダンシーメモリ領域３０は、あくま
で、不良メモリ領域にアクセスさせる代わりにリダンダ
ンシーメモリ領域３０にアクセスさせるだけの目的で作
られたものである。本体メモリ領域アクセスコマンドを
使ってアクセスできるのは、図９に示されるアクセス領
域１、２、３のみである。このように、リダンダンシー
メモリ領域３０をアクセスするためには、リダンダンシ
ー領域アクセスコマンドが個別に設けなければならず、
図９に示されるアクセス領域４にアクセスするために
は、このコマンドを用いる必要がある。
例を示す。リダンダンシーメモリ領域３０は、あくま
で、不良メモリ領域にアクセスさせる代わりにリダンダ
ンシーメモリ領域３０にアクセスさせるだけの目的で作
られたものである。本体メモリ領域アクセスコマンドを
使ってアクセスできるのは、図９に示されるアクセス領
域１、２、３のみである。このように、リダンダンシー
メモリ領域３０をアクセスするためには、リダンダンシ
ー領域アクセスコマンドが個別に設けなければならず、
図９に示されるアクセス領域４にアクセスするために
は、このコマンドを用いる必要がある。
【０００８】半導体記憶装置のトリミングを行う際に
は、不良メモリ領域の確定を行うために、プログラム、
イレーズ、リードが、それぞれ適切に行われることを調
べる必要がある。
は、不良メモリ領域の確定を行うために、プログラム、
イレーズ、リードが、それぞれ適切に行われることを調
べる必要がある。
【０００９】本体メモリ領域１において、書き込み／読
み出し、消去／読み出し動作をそれぞれ行うことで、正
しいデータが読み出されないことを確認した場合、不良
メモリに対応させたリダンダンシーメモリ領域２を割り
当てる。割り当てたリダンダンシーメモリ２において、
置き換え用メモリとして設定された領域に、書き込み／
読み出し動作、消去／読み出し動作をそれぞれ行い、正
しいデータが読み出された場合に、リダンダンシーメモ
リとして使用することを決定する。
み出し、消去／読み出し動作をそれぞれ行うことで、正
しいデータが読み出されないことを確認した場合、不良
メモリに対応させたリダンダンシーメモリ領域２を割り
当てる。割り当てたリダンダンシーメモリ２において、
置き換え用メモリとして設定された領域に、書き込み／
読み出し動作、消去／読み出し動作をそれぞれ行い、正
しいデータが読み出された場合に、リダンダンシーメモ
リとして使用することを決定する。
【００１０】ここで、誤ったデータが読み出された場合
は、リダンダンシーメモリ領域内の他の領域を救済領域
として再度、割り当てて、同様に書き込み、読み出し、
消去、読み出し動作を行い、正しいデータが読み出され
た場合に、その領域をリダンダンシーメモリとして使用
することを決定する。ここで、再割り当てされたリダン
ダンシーメモリから正しいデータが読み出されない場
合、正しいデータが読み出されるまで、リダンダンシー
メモリ内の他の領域への割り当てを繰り返すことにな
る。
は、リダンダンシーメモリ領域内の他の領域を救済領域
として再度、割り当てて、同様に書き込み、読み出し、
消去、読み出し動作を行い、正しいデータが読み出され
た場合に、その領域をリダンダンシーメモリとして使用
することを決定する。ここで、再割り当てされたリダン
ダンシーメモリから正しいデータが読み出されない場
合、正しいデータが読み出されるまで、リダンダンシー
メモリ内の他の領域への割り当てを繰り返すことにな
る。
【００１１】次に、本体メモリアクセスコマンドとリダ
ンダンシーアクセスコマンドを持つメモリの不良メモリ
領域の確定方法を説明する。本体メモリアクセスコマン
ドとリダンダンシーメモリアクセスコマンドが入力され
ているとき、それぞれ、本体メモリ領域のみとリダンダ
ンシーメモリ領域のみアクセス可能になるものとする。
ンダンシーアクセスコマンドを持つメモリの不良メモリ
領域の確定方法を説明する。本体メモリアクセスコマン
ドとリダンダンシーメモリアクセスコマンドが入力され
ているとき、それぞれ、本体メモリ領域のみとリダンダ
ンシーメモリ領域のみアクセス可能になるものとする。
【００１２】本体メモリ領域１において、書き込み／読
み出し、消去／読み出し動作をそれぞれ行うことで、正
しいデータが読み出されないことを確認した場合、割り
当てるべきリダンダンシーメモリ領域２内の特定領域に
データの書き込み／読み出し、消去／読み出し動作をそ
れぞれ行い、正しいデータが読み出された場合にのみ、
リダンダンシーメモリ領域２内の当該領域を救済領域と
して割り当てる。この際、リダンダンシーメモリ領域２
の割り当てるべきリダンダンシーメモリ領域から正しい
データが読み出せない場合、正しいデータが読み出せる
領域を探し出した後で、その領域を救済領域として割り
当てる。
み出し、消去／読み出し動作をそれぞれ行うことで、正
しいデータが読み出されないことを確認した場合、割り
当てるべきリダンダンシーメモリ領域２内の特定領域に
データの書き込み／読み出し、消去／読み出し動作をそ
れぞれ行い、正しいデータが読み出された場合にのみ、
リダンダンシーメモリ領域２内の当該領域を救済領域と
して割り当てる。この際、リダンダンシーメモリ領域２
の割り当てるべきリダンダンシーメモリ領域から正しい
データが読み出せない場合、正しいデータが読み出せる
領域を探し出した後で、その領域を救済領域として割り
当てる。
【００１３】上記２つの方法において、本体メモリの不
良領域１は、リダンダンシーメモリ領域２の正常領域で
置き換えることができる。
良領域１は、リダンダンシーメモリ領域２の正常領域で
置き換えることができる。
【００１４】一方、ユーザーが半導体記憶装置を使用中
に一定数までの不良が生じても、誤り訂正を行えるよう
に、ユーザーにおいて、本体メモリ領域の一部を誤り訂
正符号メモリ領域として使用することがある。この誤り
訂正符号メモリ領域を大きくすることによって、より多
くの誤り訂正が可能になる。そこで、ユーザー側は、デ
ータの信頼性を高める目的で、誤り訂正符号メモリ領域
を増加させたい状況があり、半導体記憶装置の製造者
は、ユーザーの要求に答えて、本体メモリ領域の拡張を
図る必要に迫られる。この場合、半導体記憶装置製造者
は、個別のユーザーの要求に答えて、ユーザーの要求に
応じて、誤り訂正符号メモリ領域を増加させる場合に
は、個別に半導体記憶装置を再設計、製造し直して、対
応せざるをえない。このようにして、リダンダンシー領
域を減らす半導体記憶装置を製造することによって、本
体メモリ領域を増やした半導体記憶装置を提供すること
になる。
に一定数までの不良が生じても、誤り訂正を行えるよう
に、ユーザーにおいて、本体メモリ領域の一部を誤り訂
正符号メモリ領域として使用することがある。この誤り
訂正符号メモリ領域を大きくすることによって、より多
くの誤り訂正が可能になる。そこで、ユーザー側は、デ
ータの信頼性を高める目的で、誤り訂正符号メモリ領域
を増加させたい状況があり、半導体記憶装置の製造者
は、ユーザーの要求に答えて、本体メモリ領域の拡張を
図る必要に迫られる。この場合、半導体記憶装置製造者
は、個別のユーザーの要求に答えて、ユーザーの要求に
応じて、誤り訂正符号メモリ領域を増加させる場合に
は、個別に半導体記憶装置を再設計、製造し直して、対
応せざるをえない。このようにして、リダンダンシー領
域を減らす半導体記憶装置を製造することによって、本
体メモリ領域を増やした半導体記憶装置を提供すること
になる。
【００１５】
【発明が解決しようとする課題】以上のような従来の半
導体記憶装置では、以下の課題が生じる。
導体記憶装置では、以下の課題が生じる。
【００１６】半導体記憶装置製造者は、個別のユーザー
からの誤り訂正符号メモリ領域を増加させる要求に答え
るには、個別に半導体記憶装置を再設計、製造し直し
て、対応せざるをえなかったため、製造コストの増加、
製造期間の長期化を招いてしまう。
からの誤り訂正符号メモリ領域を増加させる要求に答え
るには、個別に半導体記憶装置を再設計、製造し直し
て、対応せざるをえなかったため、製造コストの増加、
製造期間の長期化を招いてしまう。
【００１７】また、リダンダンシー技術を用いた半導体
記憶装置では、不良率が低い場合、リダンダンシーメモ
リ領域分だけ、かえってチップ面積の増大を招き、１ウ
エハーから良品として出荷できる半導体記憶装置の個数
を減らしてしまい、生産性を下げてしまう。このよう
に、不良率が低い半導体記憶装置では、リダンダンシー
領域は利用されずに残ってしまい、使用されないリダン
ダンシー領域を減らし、その分、本体メモリ領域を増加
させたい場合には、新たに設計、製造し直す必要があ
り、製造コストの増加、製造期間の長期化を招いてしま
う。
記憶装置では、不良率が低い場合、リダンダンシーメモ
リ領域分だけ、かえってチップ面積の増大を招き、１ウ
エハーから良品として出荷できる半導体記憶装置の個数
を減らしてしまい、生産性を下げてしまう。このよう
に、不良率が低い半導体記憶装置では、リダンダンシー
領域は利用されずに残ってしまい、使用されないリダン
ダンシー領域を減らし、その分、本体メモリ領域を増加
させたい場合には、新たに設計、製造し直す必要があ
り、製造コストの増加、製造期間の長期化を招いてしま
う。
【００１８】本発明の目的は以上のような従来技術の課
題を解決することにある。
題を解決することにある。
【００１９】特に本発明の目的は、製造完了後の使用段
階で本体メモリ領域を容易に拡張可能な半導体記憶装置
を提供することである。
階で本体メモリ領域を容易に拡張可能な半導体記憶装置
を提供することである。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、データの書き込み、読み出し、消
去が行われる本体メモリ領域と、この本体メモリ領域の
一部を置き換えて、データの書き込み、読み出し、消去
が行われるリダンダンシーメモリ領域と、制御信号が入
力されて、前記本体メモリ領域及び前記リダンダンシー
メモリ領域へのデータの書き込み、読み出し、消去を制
御するメモリ選択回路と、特定アドレスが選択された場
合に、最終のカラムアドレスであることを示す制御信号
を前記メモリ選択回路に出力するカラム最終アドレス制
御回路とを有する半導体記憶装置としている。
に、本発明の特徴は、データの書き込み、読み出し、消
去が行われる本体メモリ領域と、この本体メモリ領域の
一部を置き換えて、データの書き込み、読み出し、消去
が行われるリダンダンシーメモリ領域と、制御信号が入
力されて、前記本体メモリ領域及び前記リダンダンシー
メモリ領域へのデータの書き込み、読み出し、消去を制
御するメモリ選択回路と、特定アドレスが選択された場
合に、最終のカラムアドレスであることを示す制御信号
を前記メモリ選択回路に出力するカラム最終アドレス制
御回路とを有する半導体記憶装置としている。
【００２１】さらに本発明の別の特徴は、データの書き
込み、読み出し、消去が行われる本体メモリ領域と、こ
の本体メモリ領域の一部を置き換えて、データの書き込
み、読み出し、消去が行われるリダンダンシーメモリ領
域と、アドレス信号が入力されて、前記本体メモリ領域
へのデータの書き込み、読み出し、消去を制御する本体
メモリ選択回路と、アドレス信号及びリダンダンシーア
クセスコマンドが入力されて、前記リダンダンシーメモ
リ領域へのデータの書き込み、読み出し、消去を制御す
るリダンダンシーメモリ選択回路と、特定アドレスが選
択された場合に、最終のカラムアドレスであることを示
す制御信号を前記リダンダンシーメモリ選択回路に出力
するカラム最終アドレス制御回路とを有する半導体記憶
装置としている。
込み、読み出し、消去が行われる本体メモリ領域と、こ
の本体メモリ領域の一部を置き換えて、データの書き込
み、読み出し、消去が行われるリダンダンシーメモリ領
域と、アドレス信号が入力されて、前記本体メモリ領域
へのデータの書き込み、読み出し、消去を制御する本体
メモリ選択回路と、アドレス信号及びリダンダンシーア
クセスコマンドが入力されて、前記リダンダンシーメモ
リ領域へのデータの書き込み、読み出し、消去を制御す
るリダンダンシーメモリ選択回路と、特定アドレスが選
択された場合に、最終のカラムアドレスであることを示
す制御信号を前記リダンダンシーメモリ選択回路に出力
するカラム最終アドレス制御回路とを有する半導体記憶
装置としている。
【００２２】さらに本発明の別の特徴は、シリアルアク
セスされる本体メモリ領域の特定アドレスを誤り訂正符
号領域として割り当てるステップと、リダンダンシーメ
モリ領域の特定アドレスを誤り訂正符号領域として割り
当てるステップと、特定アドレスを指定して、本体メモ
リ領域又はリダンダンシーメモリ領域の特定アドレスに
対応した領域を書き込み、読み出し、又は消去するステ
ップとを有する半導体記憶装置の使用方法である。
セスされる本体メモリ領域の特定アドレスを誤り訂正符
号領域として割り当てるステップと、リダンダンシーメ
モリ領域の特定アドレスを誤り訂正符号領域として割り
当てるステップと、特定アドレスを指定して、本体メモ
リ領域又はリダンダンシーメモリ領域の特定アドレスに
対応した領域を書き込み、読み出し、又は消去するステ
ップとを有する半導体記憶装置の使用方法である。
【００２３】さらに本発明の別の特徴は、所定のアドレ
スが割り当てられた本体メモリ領域にシリアルアクセス
するステップと、本体メモリ領域に割り当てられたアド
レスに連続したアドレスが割り当てられたリダンダンシ
ーメモリ領域にシリアルアクセスするステップとを有す
る半導体記憶装置の使用方法である さらに本発明の別の特徴は、本体メモリ領域に書き込
み、読み出し、消去、読み出し動作を行って不良領域を
検出するステップと、リダンダンシーメモリ領域の全体
に前記本体メモリ領域に書き込むべきデータを書き込
み、読み出して正しくデータが書き込まれたか否かを判
断するステップと、前記リダンダンシーメモリ領域の全
体に書き込まれたデータを消去し、読み出して正しくデ
ータが消去されたか否かを判断するステップとを有する
半導体記憶装置の試験方法である。
スが割り当てられた本体メモリ領域にシリアルアクセス
するステップと、本体メモリ領域に割り当てられたアド
レスに連続したアドレスが割り当てられたリダンダンシ
ーメモリ領域にシリアルアクセスするステップとを有す
る半導体記憶装置の使用方法である さらに本発明の別の特徴は、本体メモリ領域に書き込
み、読み出し、消去、読み出し動作を行って不良領域を
検出するステップと、リダンダンシーメモリ領域の全体
に前記本体メモリ領域に書き込むべきデータを書き込
み、読み出して正しくデータが書き込まれたか否かを判
断するステップと、前記リダンダンシーメモリ領域の全
体に書き込まれたデータを消去し、読み出して正しくデ
ータが消去されたか否かを判断するステップとを有する
半導体記憶装置の試験方法である。
【００２４】さらに本発明の別の特徴は、不良メモリが
ある場合に特定アドレスをシリアルアクセスされる本体
メモリ領域ではなく、リダンダンシーメモリ領域に割り
当てる工程と、リダンダンシーメモリ領域の不良メモリ
救済用に割り当てられた領域以外の特定アドレスを本体
メモリ領域の誤り訂正符号領域として選択的に利用可能
な状態に設定する工程とを有する半導体記憶の製造方法
である。
ある場合に特定アドレスをシリアルアクセスされる本体
メモリ領域ではなく、リダンダンシーメモリ領域に割り
当てる工程と、リダンダンシーメモリ領域の不良メモリ
救済用に割り当てられた領域以外の特定アドレスを本体
メモリ領域の誤り訂正符号領域として選択的に利用可能
な状態に設定する工程とを有する半導体記憶の製造方法
である。
【００２５】
【発明の実施の形態】（第１の実施の形態）本実施の形
態の半導体記憶装置の概念構成を図２を用いて説明す
る。メモリ領域には、本体メモリ領域１とリダンダンシ
ーメモリ領域２とが備えられている。メモリ領域には例
えばＮＡＮＤ型フラッシュメモリセルが備えられてい
る。この図２において、上下方向をロー方向、左右方向
をカラム方向としている。このロー、カラムのメモリセ
ルの個数はメモリ容量により適宜設定される。
態の半導体記憶装置の概念構成を図２を用いて説明す
る。メモリ領域には、本体メモリ領域１とリダンダンシ
ーメモリ領域２とが備えられている。メモリ領域には例
えばＮＡＮＤ型フラッシュメモリセルが備えられてい
る。この図２において、上下方向をロー方向、左右方向
をカラム方向としている。このロー、カラムのメモリセ
ルの個数はメモリ容量により適宜設定される。
【００２６】これら、本体メモリ領域１及びリダンダン
シーメモリ領域２には選択信号線３が各カラムに接続さ
れている。この選択信号線３のうち、本体メモリ領域１
の各カラムに接続されているものは、本体メモリ選択回
路４に接続されている。また、選択信号線３のうち、リ
ダンダンシーメモリ領域２の各カラムに接続されている
ものは、リダンダンシーメモリ選択回路５に接続されて
いる。これらの本体メモリ選択回路４及びリダンダンシ
ーメモリ選択回路５にはそれぞれアドレス信号線６が接
続されている。
シーメモリ領域２には選択信号線３が各カラムに接続さ
れている。この選択信号線３のうち、本体メモリ領域１
の各カラムに接続されているものは、本体メモリ選択回
路４に接続されている。また、選択信号線３のうち、リ
ダンダンシーメモリ領域２の各カラムに接続されている
ものは、リダンダンシーメモリ選択回路５に接続されて
いる。これらの本体メモリ選択回路４及びリダンダンシ
ーメモリ選択回路５にはそれぞれアドレス信号線６が接
続されている。
【００２７】また、例えば、本体メモリ選択回路４のロ
ー側辺にはカラムアイソレーションヒューズ群７が接続
されている。さらに、リダンダンシーメモリ選択回路５
のロー側辺にはリダンダンシーアクセスヒューズ群８が
接続されている。本体メモリ領域１に不良メモリ領域が
存在した場合、不良メモリ領域にアクセスしないように
カラムアイソレーションヒューズ群７中の特定ヒューズ
を切断し、リダンダンシーアクセスヒューズ群８中の代
わりにアクセスさせたい特定ヒューズを切断する。
ー側辺にはカラムアイソレーションヒューズ群７が接続
されている。さらに、リダンダンシーメモリ選択回路５
のロー側辺にはリダンダンシーアクセスヒューズ群８が
接続されている。本体メモリ領域１に不良メモリ領域が
存在した場合、不良メモリ領域にアクセスしないように
カラムアイソレーションヒューズ群７中の特定ヒューズ
を切断し、リダンダンシーアクセスヒューズ群８中の代
わりにアクセスさせたい特定ヒューズを切断する。
【００２８】さらに、リダンダンシーメモリ領域２と本
体メモリ領域１との使用用途変更回路９が用途変更制御
信号線１０を介してリダンダンシーメモリ領域２に接続
されている。この使用用途変更回路９は制御信号線１１
の制御信号及びアドレス信号線６のアドレス信号によっ
て、その出力が設定される。この使用用途変更回路９に
よって、リダンダンシーメモリ領域２を本体メモリ領域
１として使用するか、実際には使用しない本体メモリ領
域１の不良領域の置き換え領域とするかを切り替えるこ
とができる。
体メモリ領域１との使用用途変更回路９が用途変更制御
信号線１０を介してリダンダンシーメモリ領域２に接続
されている。この使用用途変更回路９は制御信号線１１
の制御信号及びアドレス信号線６のアドレス信号によっ
て、その出力が設定される。この使用用途変更回路９に
よって、リダンダンシーメモリ領域２を本体メモリ領域
１として使用するか、実際には使用しない本体メモリ領
域１の不良領域の置き換え領域とするかを切り替えるこ
とができる。
【００２９】このように、リダンダンシーメモリ領域を
本体メモリ領域として使用可能にするシステムをあらか
じめ組み込んでおくことによって、簡単に本体メモリ領
域を拡張することが可能である。さらに、全リダンダン
シーメモリ領域を本体メモリ領域として使用する設定を
してから、本体メモリ領域プログラムコマンド、本体メ
モリ領域イレーズコマンドと本体メモリ領域リードコマ
ンドを用いると、全メモリ領域にアクセスされるため、
トリミング目的の不良メモリ領域の確定が簡単になる。
本体メモリ領域として使用可能にするシステムをあらか
じめ組み込んでおくことによって、簡単に本体メモリ領
域を拡張することが可能である。さらに、全リダンダン
シーメモリ領域を本体メモリ領域として使用する設定を
してから、本体メモリ領域プログラムコマンド、本体メ
モリ領域イレーズコマンドと本体メモリ領域リードコマ
ンドを用いると、全メモリ領域にアクセスされるため、
トリミング目的の不良メモリ領域の確定が簡単になる。
【００３０】カラム最終アドレス制御回路を用いたメモ
リ用途変更システムの具体例を図３に示す。ここでは、
本体メモリ選択回路４に本体メモリアクセス信号線１８
によって、本体メモリアクセスコマンドが入力されてい
る。さらにカラム最終アドレス信号線４１によって、拡
張前の本体メモリカラム最終アドレスが入力され、さら
にアドレス入力線２０によって、入力アドレスが入力さ
れる第１アドレスインクリメント回路１７が設けられて
いる。この第１アドレスインクリメント回路１７の出力
信号は第１アドレス信号線４２によって、本体メモリ選
択回路４及びリダンダンシーメモリ選択回路５に入力さ
れている。さらにリダンダンシーメモリ選択回路５に
は、リダンダンシーメモリアクセス信号線１９によっ
て、リダンダンシーメモリアクセスコマンドが入力され
ている。
リ用途変更システムの具体例を図３に示す。ここでは、
本体メモリ選択回路４に本体メモリアクセス信号線１８
によって、本体メモリアクセスコマンドが入力されてい
る。さらにカラム最終アドレス信号線４１によって、拡
張前の本体メモリカラム最終アドレスが入力され、さら
にアドレス入力線２０によって、入力アドレスが入力さ
れる第１アドレスインクリメント回路１７が設けられて
いる。この第１アドレスインクリメント回路１７の出力
信号は第１アドレス信号線４２によって、本体メモリ選
択回路４及びリダンダンシーメモリ選択回路５に入力さ
れている。さらにリダンダンシーメモリ選択回路５に
は、リダンダンシーメモリアクセス信号線１９によっ
て、リダンダンシーメモリアクセスコマンドが入力され
ている。
【００３１】アドレス使用用途変更回路９として、制御
信号線１１が入力されているカラム最終アドレス制御回
路５０が設けられている。さらにこのカラム最終アドレ
ス制御回路５０の出力信号がカラム最終アドレス制御信
号線５１を介して入力されて、このカラム最終アドレス
制御回路５０へ第２アドレス信号線５２によって信号を
出力している第２アドレスインクリメント回路５３が設
けられている。この第２アドレスインクリメント回路５
３へは、アドレス入力線２０が接続されていて、入力ア
ドレスが入力されている。また、第２アドレスインクリ
メント回路５３の出力である第２アドレス信号線５２
は、使用用途変更回路９内に設けられているリダンダン
シーメモリ選択回路５４へ接続されている。このリダン
ダンシーメモリ選択回路５４の出力がリダンダンシーメ
モリ領域２へ用途変更制御信号線１０として接続されて
いる。
信号線１１が入力されているカラム最終アドレス制御回
路５０が設けられている。さらにこのカラム最終アドレ
ス制御回路５０の出力信号がカラム最終アドレス制御信
号線５１を介して入力されて、このカラム最終アドレス
制御回路５０へ第２アドレス信号線５２によって信号を
出力している第２アドレスインクリメント回路５３が設
けられている。この第２アドレスインクリメント回路５
３へは、アドレス入力線２０が接続されていて、入力ア
ドレスが入力されている。また、第２アドレスインクリ
メント回路５３の出力である第２アドレス信号線５２
は、使用用途変更回路９内に設けられているリダンダン
シーメモリ選択回路５４へ接続されている。このリダン
ダンシーメモリ選択回路５４の出力がリダンダンシーメ
モリ領域２へ用途変更制御信号線１０として接続されて
いる。
【００３２】ただし、この図３に示される構成では、回
路が重複していて、回路面積が増大してしまっている。
路が重複していて、回路面積が増大してしまっている。
【００３３】ここで、図３に示される構成よりも回路面
積を縮小できる回路構成として、図１のようにメモリ用
途変更システムを構成することもできる。この図１にお
けるリダンダンシーメモリ選択回路５の一部とカラム最
終アドレス制御回路１５が図２における使用用途変更回
路９に相当する。ここで、アドレス信号線６及び外部入
力信号線１２がカラム最終アドレス制御回路１５に入力
されている。このカラム最終アドレス制御回路１５には
アドレス制御信号線１６が接続されている。このアドレ
ス制御信号線１６は、アドレスインクリメント回路１７
に接続されている。
積を縮小できる回路構成として、図１のようにメモリ用
途変更システムを構成することもできる。この図１にお
けるリダンダンシーメモリ選択回路５の一部とカラム最
終アドレス制御回路１５が図２における使用用途変更回
路９に相当する。ここで、アドレス信号線６及び外部入
力信号線１２がカラム最終アドレス制御回路１５に入力
されている。このカラム最終アドレス制御回路１５には
アドレス制御信号線１６が接続されている。このアドレ
ス制御信号線１６は、アドレスインクリメント回路１７
に接続されている。
【００３４】このアドレスインクリメント回路１７はア
ドレス信号線６が接続されていて、本体メモリ選択回路
４、リダンダンシーメモリ選択回路５、及びカラム最終
アドレス制御回路との間には本体メモリアクセス信号線
１８で接続されている。さらにリダンダンシーメモリ選
択回路５とアドレスインクリメント回路１７との間には
リダンダンシーメモリアクセス信号線１９で接続されて
いる。
ドレス信号線６が接続されていて、本体メモリ選択回路
４、リダンダンシーメモリ選択回路５、及びカラム最終
アドレス制御回路との間には本体メモリアクセス信号線
１８で接続されている。さらにリダンダンシーメモリ選
択回路５とアドレスインクリメント回路１７との間には
リダンダンシーメモリアクセス信号線１９で接続されて
いる。
【００３５】なお、本体メモリ選択回路４から本体メモ
リ領域１への出力部分及びリダンダンシーメモリ選択回
路５からリダンダンシーメモリ領域２への出力部分に
は、ＮＯＲ回路などのアドレスデコーダ（図示せず）が
形成されている。
リ領域１への出力部分及びリダンダンシーメモリ選択回
路５からリダンダンシーメモリ領域２への出力部分に
は、ＮＯＲ回路などのアドレスデコーダ（図示せず）が
形成されている。
【００３６】リダンダンシーメモリ領域をアクセスしな
い場合、アドレスインクリメント回路１７はアドレス入
力線２０を介して、入力されたアドレス信号を順次イン
クリメントして、シリアルアクセス方式にて本体メモリ
領域１にアクセスするように本体メモリ選択回路４を制
御する。リダンダンシーメモリ領域をアクセスする場
合、アドレスインクリメント回路１７は入力されたアド
レス信号を順次インクリメントして、シリアルアクセス
方式にてリダンダンシーメモリ領域２にアクセスするよ
うにリダンダンシーメモリ選択回路５を制御する。
い場合、アドレスインクリメント回路１７はアドレス入
力線２０を介して、入力されたアドレス信号を順次イン
クリメントして、シリアルアクセス方式にて本体メモリ
領域１にアクセスするように本体メモリ選択回路４を制
御する。リダンダンシーメモリ領域をアクセスする場
合、アドレスインクリメント回路１７は入力されたアド
レス信号を順次インクリメントして、シリアルアクセス
方式にてリダンダンシーメモリ領域２にアクセスするよ
うにリダンダンシーメモリ選択回路５を制御する。
【００３７】本実施の形態では、リダンダンシーメモリ
が８カラム分あるメモリにおいて、４または８カラム分
のリダンダンシーメモリが本体メモリとして使用できる
手法について述べる。リダンダンシーメモリのカラム数
及び本体メモリのカラム数はメモリ領域の記憶容量に応
じて、適宜、設計されて、設定される。ここで、１カラ
ム分のリダンダンシーメモリは１カラム分の本体メモリ
中の不良メモリと置き換え可能なメモリである。
が８カラム分あるメモリにおいて、４または８カラム分
のリダンダンシーメモリが本体メモリとして使用できる
手法について述べる。リダンダンシーメモリのカラム数
及び本体メモリのカラム数はメモリ領域の記憶容量に応
じて、適宜、設計されて、設定される。ここで、１カラ
ム分のリダンダンシーメモリは１カラム分の本体メモリ
中の不良メモリと置き換え可能なメモリである。
【００３８】次に、図４に示される本体メモリアドレス
とリダンダンシーメモリアドレスの関係を説明する。こ
こでは、本体メモリアドレスとしては、実際には例えば
５３６本あるカラムのうち、２４本だけを例として示し
ている。また、リダンダンシーメモリアドレスとして
は、８本を例として示している。
とリダンダンシーメモリアドレスの関係を説明する。こ
こでは、本体メモリアドレスとしては、実際には例えば
５３６本あるカラムのうち、２４本だけを例として示し
ている。また、リダンダンシーメモリアドレスとして
は、８本を例として示している。
【００３９】この図４において、１０進アドレスで表さ
れた値が１から順に２４まで１つずつインクリメントさ
れる。ここで、置き換えるリダンダンシーメモリを４カ
ラム分とすると、１０進アドレスで１７から２０までが
拡張領域として割り当てられる。さらに別の例として、
置き換えるリダンダンシーメモリを８カラム分とする
と、１０進アドレスで１７から２４までが拡張領域とし
て割り当てられる。ここで、実際には１０進アドレスで
なく、２進アドレスが使用されて、本体メモリ領域及び
リダンダンシーメモリ領域の選択が行われる。
れた値が１から順に２４まで１つずつインクリメントさ
れる。ここで、置き換えるリダンダンシーメモリを４カ
ラム分とすると、１０進アドレスで１７から２０までが
拡張領域として割り当てられる。さらに別の例として、
置き換えるリダンダンシーメモリを８カラム分とする
と、１０進アドレスで１７から２４までが拡張領域とし
て割り当てられる。ここで、実際には１０進アドレスで
なく、２進アドレスが使用されて、本体メモリ領域及び
リダンダンシーメモリ領域の選択が行われる。
【００４０】このようにして、リダンダンシーメモリに
も本体メモリ領域を指定するアドレスに続く本体メモリ
アドレスが割り付けられている。従来技術においては、
リダンダンシーメモリのアドレスは本体メモリ領域にお
ける不良メモリ部分を置換するためにのみ使用されてい
て、使用される場合は本体メモリ領域の不良メモリのア
ドレスが割り付けられていたが、本実施の形態では、本
体メモリのアドレスだけでなく、リダンダンシーメモリ
領域独自のアドレスを本体メモリ領域の最終アドレスに
連続させて、あたかも本体メモリ領域が拡大したように
持たせることができる。このため、使用できるアドレス
数を従来の半導体記憶装置に比べて増加させることがで
きる。もちろん、リダンダンシーメモリ領域を本来の用
途である本体メモリ領域の不良メモリセルの置き換え領
域として使用できる。その場合、本体メモリ領域のアド
レスに連続したアドレスが割り当てられなかったリダン
ダンシーメモリ領域のカラムを使用して、不良メモリセ
ルの救済を行うことができる。
も本体メモリ領域を指定するアドレスに続く本体メモリ
アドレスが割り付けられている。従来技術においては、
リダンダンシーメモリのアドレスは本体メモリ領域にお
ける不良メモリ部分を置換するためにのみ使用されてい
て、使用される場合は本体メモリ領域の不良メモリのア
ドレスが割り付けられていたが、本実施の形態では、本
体メモリのアドレスだけでなく、リダンダンシーメモリ
領域独自のアドレスを本体メモリ領域の最終アドレスに
連続させて、あたかも本体メモリ領域が拡大したように
持たせることができる。このため、使用できるアドレス
数を従来の半導体記憶装置に比べて増加させることがで
きる。もちろん、リダンダンシーメモリ領域を本来の用
途である本体メモリ領域の不良メモリセルの置き換え領
域として使用できる。その場合、本体メモリ領域のアド
レスに連続したアドレスが割り当てられなかったリダン
ダンシーメモリ領域のカラムを使用して、不良メモリセ
ルの救済を行うことができる。
【００４１】なお、リダンダンシーメモリアドレスはリ
ダンダンシーメモリ領域を割り当てるためだけに用いら
れるアドレスであり、１０進アドレスで表示すると１か
ら８までがあり、従来の半導体記憶装置では、リダンダ
ンシーメモリ領域にはリダンダンシーメモリアドレスだ
けが割り当てられていた。
ダンダンシーメモリ領域を割り当てるためだけに用いら
れるアドレスであり、１０進アドレスで表示すると１か
ら８までがあり、従来の半導体記憶装置では、リダンダ
ンシーメモリ領域にはリダンダンシーメモリアドレスだ
けが割り当てられていた。
【００４２】次に、リダンダンシーメモリ領域の選択回
路及びリダンダンシーアクセスヒューズ群の一部の構成
例を図５に示す。ソースが電源電位Ｖｄｄに接続され、
そのゲートが接地されたＰＭＯＳトランジスタ２５のド
レインには、アドレスＡ０からＡ４及びその相補アドレ
スＡ０ｎからＡ４ｎまでに対応して、順番に配置された
合計１０本のヒューズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ
０ｎＦＵＳＥ〜Ａ４ｎＦＵＳＥの一端が接続されてい
る。これらヒューズの他端にはそれぞれ、ゲートにアド
レスＡ０〜Ａ４、Ａ０ｎ〜Ａ４ｎが入力された１０個の
ＮＭＯＳトランジスタ２６〜３５のドレインがそれぞれ
接続されている。これらＮＭＯＳトランジスタ２６〜３
５のソースはすべて接地されている。
路及びリダンダンシーアクセスヒューズ群の一部の構成
例を図５に示す。ソースが電源電位Ｖｄｄに接続され、
そのゲートが接地されたＰＭＯＳトランジスタ２５のド
レインには、アドレスＡ０からＡ４及びその相補アドレ
スＡ０ｎからＡ４ｎまでに対応して、順番に配置された
合計１０本のヒューズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ
０ｎＦＵＳＥ〜Ａ４ｎＦＵＳＥの一端が接続されてい
る。これらヒューズの他端にはそれぞれ、ゲートにアド
レスＡ０〜Ａ４、Ａ０ｎ〜Ａ４ｎが入力された１０個の
ＮＭＯＳトランジスタ２６〜３５のドレインがそれぞれ
接続されている。これらＮＭＯＳトランジスタ２６〜３
５のソースはすべて接地されている。
【００４３】ＰＭＯＳトランジスタ２５のドレインは、
第１インバータＩＮＶ１の入力ノードＡに接続されてい
る。この第１インバータＩＮＶ１の出力は３入力の第１
ナンド回路ＮＡＮＤ１の入力端にＢ経路として入力され
ている。この３入力の第１ナンド回路ＮＡＮＤ１の他方
の入力経路であるＣ経路には、アドレス信号Ａ０〜Ａ４
が入力された５入力の第２ナンド回路ＮＡＮＤ２の出力
が接続されている。２つのカラムを置き換える場合、例
えばアドレスＡ３，Ａ４がその第２ナンド回路ＮＡＮＤ
２の入力の一部となり、他の入力端には、アドレスＡ
０，Ａ１，Ａ２として電源電位が入力されている。
第１インバータＩＮＶ１の入力ノードＡに接続されてい
る。この第１インバータＩＮＶ１の出力は３入力の第１
ナンド回路ＮＡＮＤ１の入力端にＢ経路として入力され
ている。この３入力の第１ナンド回路ＮＡＮＤ１の他方
の入力経路であるＣ経路には、アドレス信号Ａ０〜Ａ４
が入力された５入力の第２ナンド回路ＮＡＮＤ２の出力
が接続されている。２つのカラムを置き換える場合、例
えばアドレスＡ３，Ａ４がその第２ナンド回路ＮＡＮＤ
２の入力の一部となり、他の入力端には、アドレスＡ
０，Ａ１，Ａ２として電源電位が入力されている。
【００４４】３入力の第１ナンド回路ＮＡＮＤ１のもう
一方の入力経路であるＩ経路には、第３ナンド回路ＮＡ
ＮＤ３の出力が入力されている。この第３ナンド回路Ｎ
ＡＮＤ３には、アドレスＡ０ｎ、Ａ１ｎ、Ａ２ｎ、Ａ３
ｎ、Ａ４ｎとリダンダンシーアクセスコマンドが入力さ
れている。
一方の入力経路であるＩ経路には、第３ナンド回路ＮＡ
ＮＤ３の出力が入力されている。この第３ナンド回路Ｎ
ＡＮＤ３には、アドレスＡ０ｎ、Ａ１ｎ、Ａ２ｎ、Ａ３
ｎ、Ａ４ｎとリダンダンシーアクセスコマンドが入力さ
れている。
【００４５】ここで、ＰＭＯＳトランジスタ２５、ヒュ
ーズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ０ｎＦＵＳＥ〜Ａ
４ｎＦＵＳＥ、ＮＭＯＳトランジスタ２６〜３５はリダ
ンダンシーアクセスヒューズ回路として構成されてい
る。また、第１インバータＩＮＶ１、第１ナンド回路Ｎ
ＡＮＤ１、第２ナンド回路ＮＡＮＤ２はリダンダンシー
メモリ選択回路として構成されている。第１ナンド回路
ＮＡＮＤ１の出力ＣＳは、リダンダンシーメモリ領域の
特定アドレスを指定する信号となる。
ーズＡ０ＦＵＳＥ〜Ａ４ＦＵＳＥ、Ａ０ｎＦＵＳＥ〜Ａ
４ｎＦＵＳＥ、ＮＭＯＳトランジスタ２６〜３５はリダ
ンダンシーアクセスヒューズ回路として構成されてい
る。また、第１インバータＩＮＶ１、第１ナンド回路Ｎ
ＡＮＤ１、第２ナンド回路ＮＡＮＤ２はリダンダンシー
メモリ選択回路として構成されている。第１ナンド回路
ＮＡＮＤ１の出力ＣＳは、リダンダンシーメモリ領域の
特定アドレスを指定する信号となる。
【００４６】ここで、リダンダンシーメモリ選択回路は
図１におけるリダンダンシーメモリ選択回路５の一部と
して配置されている。また、リダンダンシーアクセスヒ
ューズ回路は図１におけるリダンダンシーアクセスヒュ
ーズ群８中に配置されている。
図１におけるリダンダンシーメモリ選択回路５の一部と
して配置されている。また、リダンダンシーアクセスヒ
ューズ回路は図１におけるリダンダンシーアクセスヒュ
ーズ群８中に配置されている。
【００４７】図５中のＣＳノードはリダンダンシーメモ
リ領域２中の１つのリダンダンシーメモリと接続してい
る。このＣＳノードがＨレベルになるとその接続された
リダンダンシーメモリにアクセスされるとする。ここで
は、このＣＳノードがＨレベルになる経路が３通り用意
されている。１つ目は、置き換えたい不良メモリアドレ
スが選択された場合に有効になる経路であり、２つ目
は、本体メモリとして使用するときのアドレスが選択さ
れた場合に有効になる経路である。３つ目は、リダンダ
ンシーアクセスコマンドが入力された場合に、特定アド
レスが選択されると有効になる経路である。
リ領域２中の１つのリダンダンシーメモリと接続してい
る。このＣＳノードがＨレベルになるとその接続された
リダンダンシーメモリにアクセスされるとする。ここで
は、このＣＳノードがＨレベルになる経路が３通り用意
されている。１つ目は、置き換えたい不良メモリアドレ
スが選択された場合に有効になる経路であり、２つ目
は、本体メモリとして使用するときのアドレスが選択さ
れた場合に有効になる経路である。３つ目は、リダンダ
ンシーアクセスコマンドが入力された場合に、特定アド
レスが選択されると有効になる経路である。
【００４８】これらの経路を、それぞれ、Ｂ経路、Ｃ経
路、I経路と名づけるとする。本例であれば、Ｃ経路が
有効になるのは、本体メモリアドレスＡ０がＬレベル、
Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＨレベル、Ａ
４がＨレベルの場合である。
路、I経路と名づけるとする。本例であれば、Ｃ経路が
有効になるのは、本体メモリアドレスＡ０がＬレベル、
Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＨレベル、Ａ
４がＨレベルの場合である。
【００４９】ここで、Ｃ経路が有効となると、Ｃノード
がＬレベルになって、ＣＳがＨレベルになる。
がＬレベルになって、ＣＳがＨレベルになる。
【００５０】リダンダンシーメモリを不良メモリの置き
換えとして用いるときには、本体メモリ領域の不良メモ
リのアドレスが選択されたときにＡノードがＨレベルに
なるように、Ａ＜０：４＞ＦＵＳＥ（以下において、Ａ
＜０：４＞は、Ａ０、Ａ１，Ａ２，Ａ３，Ａ４を表す）
とＡ＜０：４＞ｎＦＵＳＥを切断しておく。例えば、置
換したい不良メモリのアドレスが、Ａ０がＨレベル、Ａ
１がＬレベル、Ａ２がＨレベル、Ａ３がＬレベル、Ａ４
がＬレベルであった場合は、Ａ０ＦＵＳＥ、ＡｉｎＦＵ
ＳＥ、Ａ２ＦＵＳＥ、Ａ３ｎＦＵＳＥ、Ａ４ｎＦＵＳＥ
を切断しておけばよい。リダンダンシーメモリ領域を不
良メモリの置き換えとして用いない場合は、Ａ＜０：４
＞ＦＵＳＥ及びＡ＜０：４＞ｎＦＵＳＥを切断しない。
このようにＦＵＳＥをまったく切断しなければ、Ｂ経路
は有効にならない。
換えとして用いるときには、本体メモリ領域の不良メモ
リのアドレスが選択されたときにＡノードがＨレベルに
なるように、Ａ＜０：４＞ＦＵＳＥ（以下において、Ａ
＜０：４＞は、Ａ０、Ａ１，Ａ２，Ａ３，Ａ４を表す）
とＡ＜０：４＞ｎＦＵＳＥを切断しておく。例えば、置
換したい不良メモリのアドレスが、Ａ０がＨレベル、Ａ
１がＬレベル、Ａ２がＨレベル、Ａ３がＬレベル、Ａ４
がＬレベルであった場合は、Ａ０ＦＵＳＥ、ＡｉｎＦＵ
ＳＥ、Ａ２ＦＵＳＥ、Ａ３ｎＦＵＳＥ、Ａ４ｎＦＵＳＥ
を切断しておけばよい。リダンダンシーメモリ領域を不
良メモリの置き換えとして用いない場合は、Ａ＜０：４
＞ＦＵＳＥ及びＡ＜０：４＞ｎＦＵＳＥを切断しない。
このようにＦＵＳＥをまったく切断しなければ、Ｂ経路
は有効にならない。
【００５１】つまり、１カラムのリダンダンシーメモリ
を本体メモリとして使用する場合は、そのリダンダンシ
ーメモリを不良メモリと置き換えないようにする。すな
わち、リダンダンシーアクセスヒューズＡ＜０：４＞Ｆ
ＵＳＥとＡ＜０：４＞ｎＦＵＳＥとを切断しなければ、
不良メモリと置き換えるＢ経路は有効にはならず、当該
リダンダンシーメモリが本体メモリとして割り当てられ
る。
を本体メモリとして使用する場合は、そのリダンダンシ
ーメモリを不良メモリと置き換えないようにする。すな
わち、リダンダンシーアクセスヒューズＡ＜０：４＞Ｆ
ＵＳＥとＡ＜０：４＞ｎＦＵＳＥとを切断しなければ、
不良メモリと置き換えるＢ経路は有効にはならず、当該
リダンダンシーメモリが本体メモリとして割り当てられ
る。
【００５２】これとは逆に、１カラムのリダンダンシー
メモリを不良メモリの置き換えとして使用したい場合
は、本体メモリアドレスがシリアルアクセス時に有効に
ならないようにする。すなわち、Ｃ経路が有効にならな
いようにする。
メモリを不良メモリの置き換えとして使用したい場合
は、本体メモリアドレスがシリアルアクセス時に有効に
ならないようにする。すなわち、Ｃ経路が有効にならな
いようにする。
【００５３】ここで、例えばリダンダンシーメモリを４
カラム分拡張したい場合、アドレスが大きい方のリダン
ダンシーメモリを４カラム分、すなわち、Ａｄｄ２１か
らＡｄｄ２４までのアドレスが割り付けられたリダンダ
ンシーメモリを不良メモリの置き換えに使用する。
カラム分拡張したい場合、アドレスが大きい方のリダン
ダンシーメモリを４カラム分、すなわち、Ａｄｄ２１か
らＡｄｄ２４までのアドレスが割り付けられたリダンダ
ンシーメモリを不良メモリの置き換えに使用する。
【００５４】シリアルアクセス時の読み込み開始アドレ
スは、Ａｄｄ１からＡｄｄ２０まで入力可能とする。こ
うして、Ａｄｄ２１以降のアドレスを持ったリダンダン
シーメモリがＢ経路からしかアクセスされないようにで
きる。
スは、Ａｄｄ１からＡｄｄ２０まで入力可能とする。こ
うして、Ａｄｄ２１以降のアドレスを持ったリダンダン
シーメモリがＢ経路からしかアクセスされないようにで
きる。
【００５５】次に、図６にカラム最終アドレス制御回路
１５の具体的構成例を示す。外部信号Ｃ及びＥがノア回
路ＮＯＲの２入力端にそれぞれ入力されている。このノ
ア回路ＮＯＲの出力はノードＤとなっている。また、外
部信号Ｅは第２インバータＩＮＶ２にも入力されてい
る。この第２インバータＩＮＶ２の出力はノードＥとな
っている。
１５の具体的構成例を示す。外部信号Ｃ及びＥがノア回
路ＮＯＲの２入力端にそれぞれ入力されている。このノ
ア回路ＮＯＲの出力はノードＤとなっている。また、外
部信号Ｅは第２インバータＩＮＶ２にも入力されてい
る。この第２インバータＩＮＶ２の出力はノードＥとな
っている。
【００５６】ノア回路ＮＯＲの出力であるＣノードは、
第４ナンド回路ＮＡＮＤ４にアドレス信号Ａ４と共に入
力されている。この第４ナンド回路ＮＡＮＤ４の出力は
ノードＦとなっている。
第４ナンド回路ＮＡＮＤ４にアドレス信号Ａ４と共に入
力されている。この第４ナンド回路ＮＡＮＤ４の出力は
ノードＦとなっている。
【００５７】第２インバータ回路ＩＮＶ２の出力ノード
Ｅは第５ナンド回路ＮＡＮＤ５にアドレス信号Ａ２，Ａ
４とともに入力されている。この第５ナンド回路ＮＡＮ
Ｄ５の出力はノードＧとなっている。この出力ノードＧ
とノードＦが第６ナンド回路ＮＡＮＤ６に入力されてい
る。
Ｅは第５ナンド回路ＮＡＮＤ５にアドレス信号Ａ２，Ａ
４とともに入力されている。この第５ナンド回路ＮＡＮ
Ｄ５の出力はノードＧとなっている。この出力ノードＧ
とノードＦが第６ナンド回路ＮＡＮＤ６に入力されてい
る。
【００５８】この第６ナンド回路ＮＡＮＤ６には、さら
にアドレス信号Ａ３、Ａ４が入力される第７ナンド回路
ＮＡＮＤ７からの出力ノードＨが入力されて、出力信号
ＣＯＬＥＮＤが出力されている。
にアドレス信号Ａ３、Ａ４が入力される第７ナンド回路
ＮＡＮＤ７からの出力ノードＨが入力されて、出力信号
ＣＯＬＥＮＤが出力されている。
【００５９】図１に示されたアドレスインクリメント回
路１７において、カラムアドレスは１つずつインクリメ
ントされるが、第６ナンド回路ＮＡＮＤ６の出力である
ＣＯＬＥＮＤノードがＨレベルになると、カラムアドレ
スのインクリメントが終わるように設計されている。
路１７において、カラムアドレスは１つずつインクリメ
ントされるが、第６ナンド回路ＮＡＮＤ６の出力である
ＣＯＬＥＮＤノードがＨレベルになると、カラムアドレ
スのインクリメントが終わるように設計されている。
【００６０】図６に示されたカラム最終アドレス制御回
路へ外部信号Ｃ及び外部信号Ｅとが入力されていない状
態が、本体メモリ領域が拡張される前の状態である。外
部信号Ｃが入力されている時は、本体メモリ領域が４カ
ラム分拡張されている。また、外部信号Ｅが入力されて
いる時は、本体メモリ領域が、８カラム分拡張されてい
る。カラム最終アドレス制御回路の出力はアドレスイン
クリメント回路１７に出力されて、カラムアドレスが１
つずつインクリメントされる。カラムアドレスは１つず
つインクリメントされて（シリアルアクセスされて）、
ＣＯＬＥＮＤノードがＨレベルになると、カラムアドレ
スのインクリメントが終わるように設計されている。
路へ外部信号Ｃ及び外部信号Ｅとが入力されていない状
態が、本体メモリ領域が拡張される前の状態である。外
部信号Ｃが入力されている時は、本体メモリ領域が４カ
ラム分拡張されている。また、外部信号Ｅが入力されて
いる時は、本体メモリ領域が、８カラム分拡張されてい
る。カラム最終アドレス制御回路の出力はアドレスイン
クリメント回路１７に出力されて、カラムアドレスが１
つずつインクリメントされる。カラムアドレスは１つず
つインクリメントされて（シリアルアクセスされて）、
ＣＯＬＥＮＤノードがＨレベルになると、カラムアドレ
スのインクリメントが終わるように設計されている。
【００６１】ここで、外部信号Ｃ，Ｅはコマンド信号が
ラッチ回路でラッチされて入力される。この外部信号Ｃ
は例えばＣＯＬＵＭＮＭＡＸ２０とし、この信号が入力
されている時に、カラム長が２０になる。この外部信号
は常にＨレベル又は常にＬレベルに保持される。外部信
号Ｅは、例えばＣＯＬＵＭＮＭＡＸ２４とし、この信号
が入力されている時に、カラム長が２４になる。この外
部信号は常にＨレベル又は常にＬレベルに保持される。
ここでは本体メモリ領域とリダンダンシー領域における
カラム長の和を２４としているので、外部信号Ｅを入力
することで、全リダンダンシー領域を本体メモリ領域に
することができる。
ラッチ回路でラッチされて入力される。この外部信号Ｃ
は例えばＣＯＬＵＭＮＭＡＸ２０とし、この信号が入力
されている時に、カラム長が２０になる。この外部信号
は常にＨレベル又は常にＬレベルに保持される。外部信
号Ｅは、例えばＣＯＬＵＭＮＭＡＸ２４とし、この信号
が入力されている時に、カラム長が２４になる。この外
部信号は常にＨレベル又は常にＬレベルに保持される。
ここでは本体メモリ領域とリダンダンシー領域における
カラム長の和を２４としているので、外部信号Ｅを入力
することで、全リダンダンシー領域を本体メモリ領域に
することができる。
【００６２】図６に示されたカラム最終アドレス制御回
路はその入力信号である外部信号Ｃ，Ｅはコマンド信号
としてラッチ回路（図示せず）に一旦入力される。ラッ
チ回路にはコマンド信号が１回入力されるとそのままラ
ッチされる。このカラム最終アドレス制御回路は図１に
おけるカラム最終アドレス制御回路１５に相当する。
路はその入力信号である外部信号Ｃ，Ｅはコマンド信号
としてラッチ回路（図示せず）に一旦入力される。ラッ
チ回路にはコマンド信号が１回入力されるとそのままラ
ッチされる。このカラム最終アドレス制御回路は図１に
おけるカラム最終アドレス制御回路１５に相当する。
【００６３】次に、図５及び図６を用いて回路動作につ
いて説明する。まず、本体メモリ領域が拡張される前の
回路動作について説明する。本体メモリ最終カラムアド
レスにアクセスされると、図６におけるノードＦがＬレ
ベルになり、ＣＯＬＥＮＤノードがＨレベルになる。こ
の場合、リダンダンシー領域に割り付けられた本体メモ
リアドレスをアクセスすることがないので、図５中のＣ
経路がＨレベルにならない。Ａ＜０：４＞ＦＵＳＥとＡ
＜０：４＞ｎＦＵＳＥも切断されていなければリダンダ
ンシーメモリはアクセスされることがない。
いて説明する。まず、本体メモリ領域が拡張される前の
回路動作について説明する。本体メモリ最終カラムアド
レスにアクセスされると、図６におけるノードＦがＬレ
ベルになり、ＣＯＬＥＮＤノードがＨレベルになる。こ
の場合、リダンダンシー領域に割り付けられた本体メモ
リアドレスをアクセスすることがないので、図５中のＣ
経路がＨレベルにならない。Ａ＜０：４＞ＦＵＳＥとＡ
＜０：４＞ｎＦＵＳＥも切断されていなければリダンダ
ンシーメモリはアクセスされることがない。
【００６４】次に、本体メモリ領域が４カラム分だけ拡
張されているときの回路動作について説明する。図６に
示されるカラム最終アドレス制御回路に外部信号Ｃが入
力されているので、ノードＤがＬレベルになっている。
それによって、ノードＦはＨレベルのままでありつづけ
るので、本体メモリ最終カラムアドレスにアクセスされ
ても、カラムアドレスのインクリメントがされ、本体メ
モリ最終カラムアドレスに引き続く本体メモリアドレス
を持つリダンダンシーメモリにアクセスされることにな
る。
張されているときの回路動作について説明する。図６に
示されるカラム最終アドレス制御回路に外部信号Ｃが入
力されているので、ノードＤがＬレベルになっている。
それによって、ノードＦはＨレベルのままでありつづけ
るので、本体メモリ最終カラムアドレスにアクセスされ
ても、カラムアドレスのインクリメントがされ、本体メ
モリ最終カラムアドレスに引き続く本体メモリアドレス
を持つリダンダンシーメモリにアクセスされることにな
る。
【００６５】本例であれば、本体メモリアドレスＡ０は
Ｈレベル、Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＬ
レベルでＡ４にＨレベルが割り付けられたリダンダンシ
ーメモリにアクセスされる。カラムアドレスのインクリ
メントが進み、本体メモリ最終カラムアドレスを４つ増
加させたアドレスが選択されると、ノードＧがＬレベル
になり、ＣＯＬＥＮＤノードがＨレベルになる。こうし
て、本例であれば、本体メモリアドレスＡ０がＨレベ
ル、Ａ１がＨレベル、Ａ２がＬレベル、Ａ４がＨレベル
として割り付けられたリダンダンシーメモリでアクセス
終了となる。
Ｈレベル、Ａ１がＬレベル、Ａ２がＬレベル、Ａ３がＬ
レベルでＡ４にＨレベルが割り付けられたリダンダンシ
ーメモリにアクセスされる。カラムアドレスのインクリ
メントが進み、本体メモリ最終カラムアドレスを４つ増
加させたアドレスが選択されると、ノードＧがＬレベル
になり、ＣＯＬＥＮＤノードがＨレベルになる。こうし
て、本例であれば、本体メモリアドレスＡ０がＨレベ
ル、Ａ１がＨレベル、Ａ２がＬレベル、Ａ４がＨレベル
として割り付けられたリダンダンシーメモリでアクセス
終了となる。
【００６６】次に、本体メモリ領域が8カラム分拡張さ
れている時の回路動作について説明する。本例の場合、
全メモリ領域が本体メモリ領域に拡張されていることに
もなる。図６に示されるカラム最終アドレス制御回路に
外部信号Ｅが入力されているので、ノードＤとノードＥ
がＬレベルになる。それによって、ノードＦとノードＧ
はＨレベルのままであり続ける。本体メモリ最終カラム
アドレスにアクセスされても、ノードＧがＨレベルであ
るので、カラムアドレスのインクリメントが行われ、本
体メモリ最終カラムアドレスに引き続く本体メモリアド
レスを持つリダンダンシーメモリにアクセスされること
になる。カラムアドレスのインクリメントが進み、本体
メモリ最終カラムアドレスを４つ増加させたアドレスが
選択されても、ノードＧがＨレベルのままであるので、
インクリメントはさらに続けられる。
れている時の回路動作について説明する。本例の場合、
全メモリ領域が本体メモリ領域に拡張されていることに
もなる。図６に示されるカラム最終アドレス制御回路に
外部信号Ｅが入力されているので、ノードＤとノードＥ
がＬレベルになる。それによって、ノードＦとノードＧ
はＨレベルのままであり続ける。本体メモリ最終カラム
アドレスにアクセスされても、ノードＧがＨレベルであ
るので、カラムアドレスのインクリメントが行われ、本
体メモリ最終カラムアドレスに引き続く本体メモリアド
レスを持つリダンダンシーメモリにアクセスされること
になる。カラムアドレスのインクリメントが進み、本体
メモリ最終カラムアドレスを４つ増加させたアドレスが
選択されても、ノードＧがＨレベルのままであるので、
インクリメントはさらに続けられる。
【００６７】本体メモリ最終カラムアドレスを８つ増加
させたアドレスが選択されると、ノードＨがＨレベルに
なり、ノードＣＯＬＥＮＤがＨレベルになる。本例であ
れば、本体メモリアドレスＡ０にＬレベル、Ａ１にＬレ
ベル、Ａ２にＨレベル、Ａ３にＬレベル、Ａ４にＨレベ
ルが割り付けられたリダンダンシーメモリまでアクセス
される。
させたアドレスが選択されると、ノードＨがＨレベルに
なり、ノードＣＯＬＥＮＤがＨレベルになる。本例であ
れば、本体メモリアドレスＡ０にＬレベル、Ａ１にＬレ
ベル、Ａ２にＨレベル、Ａ３にＬレベル、Ａ４にＨレベ
ルが割り付けられたリダンダンシーメモリまでアクセス
される。
【００６８】こうして、外部信号を入力することによっ
てリダンダンシーメモリ領域と本体メモリ領域との用途
切り替えを可能にする回路を組み込んで、リダンダンシ
ーメモリ選択回路とカラム最終アドレス制御回路とがリ
ダンダンシーメモリ領域と本体メモリ領域との用途切り
替え動作を行うことを可能とする。このようにリダンダ
ンシーメモリを本体メモリとして利用することで、読み
始めのアドレスを指定したら、そこから１つずつ大きい
アドレスに向かうシリアルアクセスが行われる。例え
ば、Ａ０，Ａ１，Ａ２と連続してアドレスの順番が大き
くなる。また、リダンダンシーメモリにも本体メモリに
引き続くアドレスを割り付けている。さらに、カラム最
終アドレス制御回路で制御信号ＣＯＬＥＮＤがＨレベル
になる経路を複数用意していることによって、カラム最
終アドレスの変更を可能としている。
てリダンダンシーメモリ領域と本体メモリ領域との用途
切り替えを可能にする回路を組み込んで、リダンダンシ
ーメモリ選択回路とカラム最終アドレス制御回路とがリ
ダンダンシーメモリ領域と本体メモリ領域との用途切り
替え動作を行うことを可能とする。このようにリダンダ
ンシーメモリを本体メモリとして利用することで、読み
始めのアドレスを指定したら、そこから１つずつ大きい
アドレスに向かうシリアルアクセスが行われる。例え
ば、Ａ０，Ａ１，Ａ２と連続してアドレスの順番が大き
くなる。また、リダンダンシーメモリにも本体メモリに
引き続くアドレスを割り付けている。さらに、カラム最
終アドレス制御回路で制御信号ＣＯＬＥＮＤがＨレベル
になる経路を複数用意していることによって、カラム最
終アドレスの変更を可能としている。
【００６９】ここで、４又は８カラム分のリダンダンシ
ーメモリが本体メモリとして利用できる理由は、カラム
最終アドレスをＡｄｄ２０又はＡｄｄ２４に設定できる
ようにしているためである。これらのアドレスは、本体
メモリ拡張前の最終アドレスＡｄｄ１６から４つ又は８
つ大きいアドレスである。
ーメモリが本体メモリとして利用できる理由は、カラム
最終アドレスをＡｄｄ２０又はＡｄｄ２４に設定できる
ようにしているためである。これらのアドレスは、本体
メモリ拡張前の最終アドレスＡｄｄ１６から４つ又は８
つ大きいアドレスである。
【００７０】４カラム分のリダンダンシーメモリを本体
メモリとして利用する場合は、カラム最終アドレスをＡ
ｄｄ２０に設定しておく。ここで、読み始めのアドレス
をＡｄｄ１とする。そこから１つずつ大きい順番のアド
レスへ向かうシリアルアクセスが行われる。このように
してアドレスがＡｄｄ１、Ａｄｄ２、Ａｄｄ３、・・・
へと変化する。アドレスがＡｄｄ３までアクセスするこ
とが３カラム目までのメモリにアクセスすることにな
る。さらにシリアルアクセスが進むと、アドレスＡｄｄ
１６になり、１６カラム目のメモリにアクセスされる。
メモリとして利用する場合は、カラム最終アドレスをＡ
ｄｄ２０に設定しておく。ここで、読み始めのアドレス
をＡｄｄ１とする。そこから１つずつ大きい順番のアド
レスへ向かうシリアルアクセスが行われる。このように
してアドレスがＡｄｄ１、Ａｄｄ２、Ａｄｄ３、・・・
へと変化する。アドレスがＡｄｄ３までアクセスするこ
とが３カラム目までのメモリにアクセスすることにな
る。さらにシリアルアクセスが進むと、アドレスＡｄｄ
１６になり、１６カラム目のメモリにアクセスされる。
【００７１】カラムを拡張する前であれば、カラム最終
アドレスがＡｄｄ１６であるので、Ａｄｄ１６以降のア
ドレスにアクセスされず、１６カラム分のメモリだけに
しかアクセスできない。しかし、カラム最終アドレスが
Ａｄｄ２０に変更されているので、引き続きシリアルア
クセスが進む。Ａｄｄ１７以降はリダンダンシー領域の
メモリにつけられたアドレスであり、Ａｄｄ２０までア
クセスされ、２０カラム分のメモリにアクセスできる。
８カラム分のリダンダンシー領域のメモリを本体メモリ
として利用する場合には、カラム最終アドレスをＡｄｄ
２４に設定する。
アドレスがＡｄｄ１６であるので、Ａｄｄ１６以降のア
ドレスにアクセスされず、１６カラム分のメモリだけに
しかアクセスできない。しかし、カラム最終アドレスが
Ａｄｄ２０に変更されているので、引き続きシリアルア
クセスが進む。Ａｄｄ１７以降はリダンダンシー領域の
メモリにつけられたアドレスであり、Ａｄｄ２０までア
クセスされ、２０カラム分のメモリにアクセスできる。
８カラム分のリダンダンシー領域のメモリを本体メモリ
として利用する場合には、カラム最終アドレスをＡｄｄ
２４に設定する。
【００７２】また、他のカラム数に適用することもでき
る。例えばカラム最終アドレスを９通りに設定できる。
この場合、カラム最終アドレス制御回路で制御信号ＣＯ
ＬＥＮＤがＨレベルになる経路を９個用意することで、
本体メモリ拡張量を段階的に変更することができる。
る。例えばカラム最終アドレスを９通りに設定できる。
この場合、カラム最終アドレス制御回路で制御信号ＣＯ
ＬＥＮＤがＨレベルになる経路を９個用意することで、
本体メモリ拡張量を段階的に変更することができる。
【００７３】本実施の形態ではカラム長を拡張して、本
体メモリ領域を拡大しているが、カラム長に限らず、ロ
ー長を拡張して、本体メモリ領域を拡大することも可能
である。
体メモリ領域を拡大しているが、カラム長に限らず、ロ
ー長を拡張して、本体メモリ領域を拡大することも可能
である。
【００７４】次に、本実施の形態の半導体記憶装置の製
造方法を説明する。通常通り、本体メモリ領域、リダン
ダンシーメモリ領域、周辺回路領域を備えた半導体記憶
装置を不純物イオン注入、ゲート、配線形成などの工程
を経て形成した後に、不良メモリが本体メモリ領域中に
あるか否かの検査を行う。次に、不良メモリがある場合
に特定アドレスをシリアルアクセスされる本体メモリ領
域ではなく、リダンダンシーメモリ領域に割り当てる。
造方法を説明する。通常通り、本体メモリ領域、リダン
ダンシーメモリ領域、周辺回路領域を備えた半導体記憶
装置を不純物イオン注入、ゲート、配線形成などの工程
を経て形成した後に、不良メモリが本体メモリ領域中に
あるか否かの検査を行う。次に、不良メモリがある場合
に特定アドレスをシリアルアクセスされる本体メモリ領
域ではなく、リダンダンシーメモリ領域に割り当てる。
【００７５】次に、リダンダンシーメモリの不良メモリ
救済用に割り当てられた領域以外の特定アドレスを本体
メモリ領域の誤り訂正符号領域として選択的に利用可能
な状態に設定する。このように、本実施の形態の半導体
記憶装置の製造方法によれば、リダンダンシーメモリに
誤り訂正符号領域を少ない工程数で形成することができ
る。
救済用に割り当てられた領域以外の特定アドレスを本体
メモリ領域の誤り訂正符号領域として選択的に利用可能
な状態に設定する。このように、本実施の形態の半導体
記憶装置の製造方法によれば、リダンダンシーメモリに
誤り訂正符号領域を少ない工程数で形成することができ
る。
【００７６】また、本実施の形態の半導体記憶装置で
は、データの書き込み、読み出し、消去が行われる本体
メモリ領域１と、この本体メモリ領域１の一部を置き換
えて、データの書き込み、読み出し、消去が行われるリ
ダンダンシーメモリ領域２と、制御信号が入力されて、
前記本体メモリ領域１及び前記リダンダンシーメモリ領
域２へのデータの書き込み、読み出し、消去を制御する
メモリ選択回路４，５と、特定アドレスが選択された場
合に、最終のカラムアドレスであることを示す制御信号
を前記メモリ選択回路４，５に出力するカラム最終アド
レス制御回路１５とを有する構成としている。
は、データの書き込み、読み出し、消去が行われる本体
メモリ領域１と、この本体メモリ領域１の一部を置き換
えて、データの書き込み、読み出し、消去が行われるリ
ダンダンシーメモリ領域２と、制御信号が入力されて、
前記本体メモリ領域１及び前記リダンダンシーメモリ領
域２へのデータの書き込み、読み出し、消去を制御する
メモリ選択回路４，５と、特定アドレスが選択された場
合に、最終のカラムアドレスであることを示す制御信号
を前記メモリ選択回路４，５に出力するカラム最終アド
レス制御回路１５とを有する構成としている。
【００７７】さらに、本実施の形態の半導体記憶装置で
は、データの書き込み、読み出し、消去が行われる本体
メモリ領域１と、この本体メモリ領域１の一部を置き換
えて、データの書き込み、読み出し、消去が行われるリ
ダンダンシーメモリ領域２と、アドレス信号が入力され
て、前記本体メモリ領域１へのデータの書き込み、読み
出し、消去を制御する本体メモリ選択回路４と、アドレ
ス信号及びリダンダンシーアクセスコマンドが入力され
て、前記リダンダンシーメモリ領域へのデータの書き込
み、読み出し、消去を制御するリダンダンシーメモリ選
択回路５と、特定アドレスが選択された場合に、最終の
カラムアドレスであることを示す制御信号を前記リダン
ダンシーメモリ選択回路５に出力するカラム最終アドレ
ス制御回路１５とを有する構成としている。
は、データの書き込み、読み出し、消去が行われる本体
メモリ領域１と、この本体メモリ領域１の一部を置き換
えて、データの書き込み、読み出し、消去が行われるリ
ダンダンシーメモリ領域２と、アドレス信号が入力され
て、前記本体メモリ領域１へのデータの書き込み、読み
出し、消去を制御する本体メモリ選択回路４と、アドレ
ス信号及びリダンダンシーアクセスコマンドが入力され
て、前記リダンダンシーメモリ領域へのデータの書き込
み、読み出し、消去を制御するリダンダンシーメモリ選
択回路５と、特定アドレスが選択された場合に、最終の
カラムアドレスであることを示す制御信号を前記リダン
ダンシーメモリ選択回路５に出力するカラム最終アドレ
ス制御回路１５とを有する構成としている。
【００７８】さらに、本実施の形態の半導体記憶装置で
は、前記カラム最終アドレス制御回路１５の出力を受け
て、前記リダンダンシーメモリ領域５へアドレス信号を
順次増加させて、出力し、前記カラム最終アドレス制御
回路１５の出力信号が最終のカラムアドレスであること
を示す制御信号である場合にそのアドレス信号を順次増
加させる動作を停止するアドレスインクリメント回路１
７をさらに有している構成としている。
は、前記カラム最終アドレス制御回路１５の出力を受け
て、前記リダンダンシーメモリ領域５へアドレス信号を
順次増加させて、出力し、前記カラム最終アドレス制御
回路１５の出力信号が最終のカラムアドレスであること
を示す制御信号である場合にそのアドレス信号を順次増
加させる動作を停止するアドレスインクリメント回路１
７をさらに有している構成としている。
【００７９】さらに、本実施の形態の半導体記憶装置で
は、前記特定アドレスは誤り訂正符号領域を示すアドレ
ス信号として扱われていてもよい。
は、前記特定アドレスは誤り訂正符号領域を示すアドレ
ス信号として扱われていてもよい。
【００８０】さらに、本実施の形態の半導体記憶装置で
は、前記本体メモリ領域１及び前記リダンダンシーメモ
リ領域２それぞれに誤り訂正符号領域が設けられていて
もよい。
は、前記本体メモリ領域１及び前記リダンダンシーメモ
リ領域２それぞれに誤り訂正符号領域が設けられていて
もよい。
【００８１】さらに、本実施の形態の半導体記憶装置で
は、前記カラム最終アドレス制御回路はヒューズを有
し、このヒューズを切断することでカラム最終アドレス
であることを示す制御信号を特定して出力してもよい。
は、前記カラム最終アドレス制御回路はヒューズを有
し、このヒューズを切断することでカラム最終アドレス
であることを示す制御信号を特定して出力してもよい。
【００８２】さらに、本実施の形態の半導体記憶装置で
は、前記リダンダンシーメモリ選択回路５は、所定のア
ドレス信号が入力されて、リダンダンシー領域の特定領
域を誤り訂正符号領域として割り当てるように構成され
てもよい。
は、前記リダンダンシーメモリ選択回路５は、所定のア
ドレス信号が入力されて、リダンダンシー領域の特定領
域を誤り訂正符号領域として割り当てるように構成され
てもよい。
【００８３】さらに、前記リダンダンシーメモリ選択回
路５は、アドレス信号に対応したヒューズを有し、不良
メモリの置き換えを指示するアドレス信号に対応したヒ
ューズは切断されているように構成されていてもよい。
路５は、アドレス信号に対応したヒューズを有し、不良
メモリの置き換えを指示するアドレス信号に対応したヒ
ューズは切断されているように構成されていてもよい。
【００８４】さらに、前記リダンダンシーメモリ選択回
路５は、アドレス信号に対応したヒューズを有し、誤り
訂正符号領域として割り当てるアドレス信号に対応した
ヒューズは導通状態であるように構成されていてもよ
い。
路５は、アドレス信号に対応したヒューズを有し、誤り
訂正符号領域として割り当てるアドレス信号に対応した
ヒューズは導通状態であるように構成されていてもよ
い。
【００８５】さらに、前記カラム最終アドレスであるこ
とを示す制御信号の特定を、外部入力信号によって行な
ってもよい。
とを示す制御信号の特定を、外部入力信号によって行な
ってもよい。
【００８６】さらに、前記リダンダンシー領域２の全領
域が誤り訂正符号領域として割り当てられていてもよ
い。
域が誤り訂正符号領域として割り当てられていてもよ
い。
【００８７】さらに、本実施の形態の半導体記憶装置の
使用方法によれば、シリアルアクセスされる本体メモリ
領域１の特定アドレスを誤り訂正符号領域として割り当
てるステップと、リダンダンシーメモリ領域２の特定ア
ドレスを誤り訂正符号領域として割り当てるステップ
と、特定アドレスを指定して、本体メモリ又はリダンダ
ンシーメモリ領域の特定アドレスに対応した領域を書き
込み、読み出し、又は消去するステップとを有するよう
に構成されている。
使用方法によれば、シリアルアクセスされる本体メモリ
領域１の特定アドレスを誤り訂正符号領域として割り当
てるステップと、リダンダンシーメモリ領域２の特定ア
ドレスを誤り訂正符号領域として割り当てるステップ
と、特定アドレスを指定して、本体メモリ又はリダンダ
ンシーメモリ領域の特定アドレスに対応した領域を書き
込み、読み出し、又は消去するステップとを有するよう
に構成されている。
【００８８】さらに、本実施の形態によれば、前記リダ
ンダンシーメモリ領域２の特定アドレスを誤り訂正符号
領域として割り当てるステップにおいて、前記リダンダ
ンシーメモリ領域２の全アドレスに対して誤り訂正符号
領域を割り当てるように構成された半導体記憶装置の使
用方法としてもよい。
ンダンシーメモリ領域２の特定アドレスを誤り訂正符号
領域として割り当てるステップにおいて、前記リダンダ
ンシーメモリ領域２の全アドレスに対して誤り訂正符号
領域を割り当てるように構成された半導体記憶装置の使
用方法としてもよい。
【００８９】さらに、本実施の形態の半導体記憶装置の
使用方法によれば、所定のアドレスが割り当てられた本
体メモリ領域２にシリアルアクセスするステップと、本
体メモリ領域１に割り当てられたアドレスに連続したア
ドレスが割り当てられたリダンダンシーメモリ領域２に
シリアルアクセスするステップとを有するように構成さ
れてもよい。
使用方法によれば、所定のアドレスが割り当てられた本
体メモリ領域２にシリアルアクセスするステップと、本
体メモリ領域１に割り当てられたアドレスに連続したア
ドレスが割り当てられたリダンダンシーメモリ領域２に
シリアルアクセスするステップとを有するように構成さ
れてもよい。
【００９０】上記の本実施の形態によれば、本体メモリ
とリダンダンシーメモリのそれぞれに対して、書き込み
／読み出し、消去／読み出しの一連の動作を連続して行
うことが可能であり、従来のように本体メモリとリダン
ダンシーメモリのそれぞれに対して書き込みなどを別々
に動作させる必要がなく、書き込みなどの動作を高速に
行うことができ、ユーザーにおける半導体記憶装置の高
速利用が可能である。
とリダンダンシーメモリのそれぞれに対して、書き込み
／読み出し、消去／読み出しの一連の動作を連続して行
うことが可能であり、従来のように本体メモリとリダン
ダンシーメモリのそれぞれに対して書き込みなどを別々
に動作させる必要がなく、書き込みなどの動作を高速に
行うことができ、ユーザーにおける半導体記憶装置の高
速利用が可能である。
【００９１】本実施の形態を使用することによって、少
なくとも１つ以上のカラムのリダンダンシーメモリを本
体メモリとして使用可能である。
なくとも１つ以上のカラムのリダンダンシーメモリを本
体メモリとして使用可能である。
【００９２】本実施の形態によれば、ユーザーにおいて
半導体記憶装置の使用中に発生した不良を訂正する誤り
訂正符号領域を大きく設定することができる。つまり、
本体メモリ領域の一部中に設定される誤り訂正符号領域
だけでなく、リダンダンシー領域をも誤り訂正符号領域
として割り当てることができる。このため、リダンダン
シー領域を誤り訂正符号領域として使用することが可能
になり、データの信頼性を高めることができ、１種類の
半導体記憶装置でユーザーの多段階の異なる要求を満た
すことが可能となる。このようにユーザーは、半導体記
憶装置の本体メモリ領域を自由書き込み領域と誤り訂正
符号領域とに分けて使用した場合、データの信頼性を高
めるために、ユーザーによる半導体記憶装置の使用時に
自由書き込み領域の容量をそのまま保ちながら、誤り訂
正符号領域を増やすことができる。
半導体記憶装置の使用中に発生した不良を訂正する誤り
訂正符号領域を大きく設定することができる。つまり、
本体メモリ領域の一部中に設定される誤り訂正符号領域
だけでなく、リダンダンシー領域をも誤り訂正符号領域
として割り当てることができる。このため、リダンダン
シー領域を誤り訂正符号領域として使用することが可能
になり、データの信頼性を高めることができ、１種類の
半導体記憶装置でユーザーの多段階の異なる要求を満た
すことが可能となる。このようにユーザーは、半導体記
憶装置の本体メモリ領域を自由書き込み領域と誤り訂正
符号領域とに分けて使用した場合、データの信頼性を高
めるために、ユーザーによる半導体記憶装置の使用時に
自由書き込み領域の容量をそのまま保ちながら、誤り訂
正符号領域を増やすことができる。
【００９３】さらに、リダンダンシーメモリ領域と本体
メモリ領域とを有する半導体不揮発記憶装置において、
リダンダンシーメモリ領域と本体メモリ領域との用途切
り替えを可能にすることによって、本体メモリ領域の簡
単な拡張を可能にして、トリミング工程の簡単化が図れ
る。
メモリ領域とを有する半導体不揮発記憶装置において、
リダンダンシーメモリ領域と本体メモリ領域との用途切
り替えを可能にすることによって、本体メモリ領域の簡
単な拡張を可能にして、トリミング工程の簡単化が図れ
る。
【００９４】（第２の実施の形態）本実施の形態の半導
体記憶装置では、リダンダンシー領域と本体メモリ領域
との用途切り替えを可能にするヒューズをカラム最終ア
ドレス制御回路に備えている。
体記憶装置では、リダンダンシー領域と本体メモリ領域
との用途切り替えを可能にするヒューズをカラム最終ア
ドレス制御回路に備えている。
【００９５】図７にヒューズを組み込んだカラム最終ア
ドレス制御回路を示している。図７に示されたカラム最
終アドレス制御回路は図５に示されたカラム最終アドレ
ス制御回路に加えて、外部信号Ｃ，Ｅに替えて、２つの
入力信号として、ヒューズＸと抵抗素子Ｒ１の並列回路
がノア回路ＮＯＲの１入力端に接続されている。さらに
ヒューズＹと抵抗素子Ｒ２の並列回路がノア回路ＮＯＲ
の他方入力端に接続されている。ここで、ヒューズＸ，
Ｙの一端はそれぞれ接地されている。また、抵抗素子Ｒ
１，Ｒ２の一端はそれぞれ電源電位Ｖｄｄに接続されて
いる。これら抵抗素子Ｒ１，Ｒ２は高抵抗となってい
る。そのため、それぞれヒューズＸ，Ｙが切断されてい
ない限り、それぞれのヒューズＸ，Ｙとの接続点の電位
を電源電位Ｖｄｄへ上昇させることはない。こうして、
ヒューズＸ，Ｙをそれぞれ切断しない限り、ノア回路の
入力端はそれぞれ接地電位に保持される。
ドレス制御回路を示している。図７に示されたカラム最
終アドレス制御回路は図５に示されたカラム最終アドレ
ス制御回路に加えて、外部信号Ｃ，Ｅに替えて、２つの
入力信号として、ヒューズＸと抵抗素子Ｒ１の並列回路
がノア回路ＮＯＲの１入力端に接続されている。さらに
ヒューズＹと抵抗素子Ｒ２の並列回路がノア回路ＮＯＲ
の他方入力端に接続されている。ここで、ヒューズＸ，
Ｙの一端はそれぞれ接地されている。また、抵抗素子Ｒ
１，Ｒ２の一端はそれぞれ電源電位Ｖｄｄに接続されて
いる。これら抵抗素子Ｒ１，Ｒ２は高抵抗となってい
る。そのため、それぞれヒューズＸ，Ｙが切断されてい
ない限り、それぞれのヒューズＸ，Ｙとの接続点の電位
を電源電位Ｖｄｄへ上昇させることはない。こうして、
ヒューズＸ，Ｙをそれぞれ切断しない限り、ノア回路の
入力端はそれぞれ接地電位に保持される。
【００９６】すなわち、本体メモリ領域拡張前は、各ヒ
ューズは切断されていない。本体メモリ領域が４カラム
分だけ拡張されている時は、ヒューズＸが切断されてい
る。この状態は、第１の実施の形態において、外部信号
Ｃが入力されている時と同じ状態である。また、本体メ
モリ領域が８カラム部拡張されているときは、ヒューズ
Ｙが切断されている。この状態は、第１の実施の形態の
外部信号Ｅが入力されている時と同じ状態である。
ューズは切断されていない。本体メモリ領域が４カラム
分だけ拡張されている時は、ヒューズＸが切断されてい
る。この状態は、第１の実施の形態において、外部信号
Ｃが入力されている時と同じ状態である。また、本体メ
モリ領域が８カラム部拡張されているときは、ヒューズ
Ｙが切断されている。この状態は、第１の実施の形態の
外部信号Ｅが入力されている時と同じ状態である。
【００９７】この図７に示されたカラム最終アドレス制
御回路は図１に示されるカラムアドレス最終制御回路１
５として使用される。
御回路は図１に示されるカラムアドレス最終制御回路１
５として使用される。
【００９８】従って、ヒューズを組み込むことによっ
て、本体メモリ領域の拡張が可能である。
て、本体メモリ領域の拡張が可能である。
【００９９】本実施の形態によれば、第１の実施の形態
同様の効果を得ることができる。
同様の効果を得ることができる。
【０１００】（第３の実施の形態）本実施の形態では、
外部信号を入力することによって全メモリ領域で書きこ
み、消去と読み込みとを行えることを用いた不良メモリ
領域を検出する第１又は第２の実施の形態で説明した半
導体記憶装置の試験方法を示す。
外部信号を入力することによって全メモリ領域で書きこ
み、消去と読み込みとを行えることを用いた不良メモリ
領域を検出する第１又は第２の実施の形態で説明した半
導体記憶装置の試験方法を示す。
【０１０１】トリミング時にテスターを用いて不良メモ
リ領域の検知を行うとき、外部信号Ｅを入力することに
よって、一時的に、全リダンダンシーメモリ領域を本体
メモリ領域にする。本体メモリ領域に書き込むコマンド
を用いてデータの試し書き込みを行い、適切に書き込ま
れていることを確認するために、本体メモリ領域から読
み込むコマンドを用いて、テスターによりデータの読み
込みを行う。さらに、本体メモリ領域のデータを消去す
るコマンドを用いて、本体メモリ領域のデータ消去とを
行い、適切に消去が行われていることを確認するため
に、本体メモリ領域から読み込むコマンドを用いて、デ
ータの読み込みを行う。
リ領域の検知を行うとき、外部信号Ｅを入力することに
よって、一時的に、全リダンダンシーメモリ領域を本体
メモリ領域にする。本体メモリ領域に書き込むコマンド
を用いてデータの試し書き込みを行い、適切に書き込ま
れていることを確認するために、本体メモリ領域から読
み込むコマンドを用いて、テスターによりデータの読み
込みを行う。さらに、本体メモリ領域のデータを消去す
るコマンドを用いて、本体メモリ領域のデータ消去とを
行い、適切に消去が行われていることを確認するため
に、本体メモリ領域から読み込むコマンドを用いて、デ
ータの読み込みを行う。
【０１０２】ここで、データの試し書きを行うのは、不
良メモリ領域があるかどうかを調べるためである。デー
タを書き込んで、読み出してみた時に、書き込んだデー
タが読み出されなければ、不良メモリ領域があることが
確認できる。同様に、書き込んだデータを消去した後
に、読み出した場合に消去されていなければ、不良メモ
リ領域があることが確認できる。こうして、一度に全メ
モリ領域を書き込み、消去、リードを行うことができ
る。
良メモリ領域があるかどうかを調べるためである。デー
タを書き込んで、読み出してみた時に、書き込んだデー
タが読み出されなければ、不良メモリ領域があることが
確認できる。同様に、書き込んだデータを消去した後
に、読み出した場合に消去されていなければ、不良メモ
リ領域があることが確認できる。こうして、一度に全メ
モリ領域を書き込み、消去、リードを行うことができ
る。
【０１０３】このようにして、不良メモリをアクセスせ
ずにリダンダンシーメモリで置き換えることができる。
このトリミングの後で、第１の実施の形態のように置き
換えるリダンダンシーメモリをプログラムするか、第２
の実施の形態のようにヒューズを用いて置き換える本体
メモリの接続箇所のヒューズを切断して、本体メモリの
不良領域をリダンダンシーメモリの不良領域で置き換え
る。トリミングを行って、本体メモリにおける不良メモ
リ領域を特定し、リダンダンシーメモリにて、不良メモ
リを割り当てる。
ずにリダンダンシーメモリで置き換えることができる。
このトリミングの後で、第１の実施の形態のように置き
換えるリダンダンシーメモリをプログラムするか、第２
の実施の形態のようにヒューズを用いて置き換える本体
メモリの接続箇所のヒューズを切断して、本体メモリの
不良領域をリダンダンシーメモリの不良領域で置き換え
る。トリミングを行って、本体メモリにおける不良メモ
リ領域を特定し、リダンダンシーメモリにて、不良メモ
リを割り当てる。
【０１０４】このように、本実施の形態の半導体記憶装
置の試験方法によれば、本体メモリ領域１に書き込み、
読み出し、消去、読み出し動作を行って不良領域を検出
するステップと、リダンダンシーメモリ領域２の全体に
前記本体メモリ領域１に書き込むべきデータを書き込
み、読み出して正しくデータが書き込まれたか否かを判
断するステップと、前記リダンダンシーメモリ領域２の
全体に書き込まれたデータを消去し、読み出して正しく
データが消去されたか否かを判断するステップとを有し
ている。
置の試験方法によれば、本体メモリ領域１に書き込み、
読み出し、消去、読み出し動作を行って不良領域を検出
するステップと、リダンダンシーメモリ領域２の全体に
前記本体メモリ領域１に書き込むべきデータを書き込
み、読み出して正しくデータが書き込まれたか否かを判
断するステップと、前記リダンダンシーメモリ領域２の
全体に書き込まれたデータを消去し、読み出して正しく
データが消去されたか否かを判断するステップとを有し
ている。
【０１０５】本実施の形態によれば、本体メモリ領域全
体の試験とリダンダンシーメモリ領域全体の試験を連続
して行うことができ、半導体記憶装置の試験効率を向上
することができる。
体の試験とリダンダンシーメモリ領域全体の試験を連続
して行うことができ、半導体記憶装置の試験効率を向上
することができる。
【０１０６】上記各実施の形態は、不揮発性半導体記憶
装置に限らず、ＭＡＳＫＲＯＭなどのアドレスが順にイ
ンクリメントされるシリアル読み出しのメモリに対して
適用できる。
装置に限らず、ＭＡＳＫＲＯＭなどのアドレスが順にイ
ンクリメントされるシリアル読み出しのメモリに対して
適用できる。
【０１０７】上記各実施の形態は、それぞれ組み合わせ
て実施することができる。
て実施することができる。
【０１０８】
【発明の効果】本発明によれば、製造完了後の使用段階
で本体メモリ領域を容易に拡張可能な半導体記憶装置を
提供できる。
で本体メモリ領域を容易に拡張可能な半導体記憶装置を
提供できる。
【図１】 本発明の第１の実施の形態の半導体記憶装置
を示すブロック図。
を示すブロック図。
【図２】 本発明の第１の実施の形態の半導体記憶装置
の概念を示すブロック図。
の概念を示すブロック図。
【図３】 本発明の第１の実施の形態の半導体記憶装置
の本体メモリとリダンダンシーメモリとの使用用途変更
回路の一例を示すブロック図。
の本体メモリとリダンダンシーメモリとの使用用途変更
回路の一例を示すブロック図。
【図４】 本発明の第１の実施の形態の半導体記憶装置
の本体メモリアドレスとリダンダンシーメモリアドレス
の関係を示す図。
の本体メモリアドレスとリダンダンシーメモリアドレス
の関係を示す図。
【図５】 本発明の第１の実施の形態の半導体記憶装置
におけるアクセスヒューズとリダンダンシーメモリ選択
回路の部分回路図。
におけるアクセスヒューズとリダンダンシーメモリ選択
回路の部分回路図。
【図６】 本発明の第１の実施の形態の半導体記憶装置
におけるカラム最終アドレス制御回路の回路図。
におけるカラム最終アドレス制御回路の回路図。
【図７】 本発明の第２の実施の形態の半導体記憶装置
におけるカラム最終アドレス制御回路の回路図。
におけるカラム最終アドレス制御回路の回路図。
【図８】 従来の半導体記憶装置を示すブロック図。
【図９】 従来の半導体記憶装置におけるヒューズ切断
後のメモリ領域区分を示すブロック図。
後のメモリ領域区分を示すブロック図。
１ 本体メモリ領域
２ リダンダンシーメモリ領域
３ 選択信号線
４ 本体メモリ選択回路
５ リダンダンシーメモリ選択回路
６ アドレス信号線
７ カラムアイソレーションヒューズ群
８ リダンダンシーアクセスヒューズ群
９ 使用用途変更回路
１０ 用途変更制御信号線
１１ 制御信号線
１２ 外部入力信号線
１５，５０ カラム最終アドレス制御回路
１６ アドレス制御信号線
１７ アドレスインクリメント回路
１８ 本体メモリアクセス信号線
１９ リダンダンシーメモリアクセス信号線
２０ アドレス入力線
２５ ＰＭＯＳトランジスタ
２６，２７，２８，２９，３０，３１，３２，３３，３
４，３５ ＮＭＯＳトランジスタ ４１ 拡張前の本体メモリカラム最終アドレス ４２ 第１アドレス信号線 ５１ カラム最終アドレス制御回路出力信号線 ５２ 第２アドレス信号線 ５３ 第２アドレスインクリメント回路 ５４ リダンダンシーメモリ選択回路 Ａ０ＦＵＳＥ、Ａ０ｎＦＵＳＥ、・・・、Ａ４ＦＵＳ
Ｅ、Ａ４ｎＦＵＳＥ ヒューズ ＩＮＶ１ 第１インバータ ＩＮＶ２ 第２インバータ ＮＡＮＤ１ 第１ナンド回路 ＮＡＮＤ２ 第２ナンド回路 ＮＡＮＤ３ 第３ナンド回路 ＮＡＮＤ４ 第４ナンド回路 ＮＡＮＤ５ 第５ナンド回路 ＮＡＮＤ６ 第６ナンド回路 ＮＡＮＤ７ 第７ナンド回路 ＮＯＲ ノア回路 Ｒ１ 第１抵抗 Ｒ２ 第２抵抗
４，３５ ＮＭＯＳトランジスタ ４１ 拡張前の本体メモリカラム最終アドレス ４２ 第１アドレス信号線 ５１ カラム最終アドレス制御回路出力信号線 ５２ 第２アドレス信号線 ５３ 第２アドレスインクリメント回路 ５４ リダンダンシーメモリ選択回路 Ａ０ＦＵＳＥ、Ａ０ｎＦＵＳＥ、・・・、Ａ４ＦＵＳ
Ｅ、Ａ４ｎＦＵＳＥ ヒューズ ＩＮＶ１ 第１インバータ ＩＮＶ２ 第２インバータ ＮＡＮＤ１ 第１ナンド回路 ＮＡＮＤ２ 第２ナンド回路 ＮＡＮＤ３ 第３ナンド回路 ＮＡＮＤ４ 第４ナンド回路 ＮＡＮＤ５ 第５ナンド回路 ＮＡＮＤ６ 第６ナンド回路 ＮＡＮＤ７ 第７ナンド回路 ＮＯＲ ノア回路 Ｒ１ 第１抵抗 Ｒ２ 第２抵抗
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３９Ｃ
17/00 ６３９Ｚ
Ｇ０１Ｒ 31/28 Ｂ
(72)発明者 田中 智晴
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 柴田 昇
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 2G132 AA09 AG01 AH07 AL31
5B003 AA05 AB05 AC02 AD08 AE01
AE04
5B025 AD01 AD04 AD05 AD08 AD13
AD16 AE00 AE09
5L106 AA10 BB12 CC04 DD00 GG01
GG07
Claims (16)
- 【請求項１】データの書き込み、読み出し、消去が行わ
れる本体メモリ領域と、 この本体メモリ領域の一部を置き換えて、データの書き
込み、読み出し、消去が行われるリダンダンシーメモリ
領域と、 制御信号が入力されて、前記本体メモリ領域及び前記リ
ダンダンシーメモリ領域へのデータの書き込み、読み出
し、消去を制御するメモリ選択回路と、 特定アドレスが選択された場合に、最終のカラムアドレ
スであることを示す制御信号を前記メモリ選択回路に出
力するカラム最終アドレス制御回路とを有することを特
徴とする半導体記憶装置。 - 【請求項２】データの書き込み、読み出し、消去が行わ
れる本体メモリ領域と、 この本体メモリ領域の一部を置き換えて、データの書き
込み、読み出し、消去が行われるリダンダンシーメモリ
領域と、 アドレス信号が入力されて、前記本体メモリ領域へのデ
ータの書き込み、読み出し、消去を制御する本体メモリ
選択回路と、 アドレス信号及びリダンダンシーアクセスコマンドが入
力されて、前記リダンダンシーメモリ領域へのデータの
書き込み、読み出し、消去を制御するリダンダンシーメ
モリ選択回路と、 特定アドレスが選択された場合に、最終のカラムアドレ
スであることを示す制御信号を前記リダンダンシーメモ
リ選択回路に出力するカラム最終アドレス制御回路とを
有することを特徴とする半導体記憶装置。 - 【請求項３】前記カラム最終アドレス制御回路の出力を
受けて、前記リダンダンシーメモリ領域へアドレス信号
を順次増加させて、出力し、前記カラム最終アドレス制
御回路の出力信号が最終のカラムアドレスであることを
示す制御信号である場合にそのアドレス信号を順次増加
させる動作を停止するアドレスインクリメント回路をさ
らに有することを特徴とする請求項２項記載の半導体記
憶装置。 - 【請求項４】前記特定アドレスは誤り訂正符号領域を示
すアドレス信号であることを特徴とする請求項２又は３
いずれか１項記載の半導体記憶装置。 - 【請求項５】前記本体メモリ領域及び前記リダンダンシ
ーメモリ領域それぞれに誤り訂正符号領域が設けられて
いることを特徴とする請求項２乃至４いずれか１項記載
の半導体記憶装置。 - 【請求項６】前記カラム最終アドレス制御回路はヒュー
ズを有し、このヒューズを切断することでカラム最終ア
ドレスであることを示す制御信号を特定して出力するこ
とを特徴とする請求項２乃至５いずれか１項記載の半導
体記憶装置。 - 【請求項７】前記リダンダンシーメモリ選択回路は、所
定のアドレス信号が入力されて、リダンダンシー領域の
特定領域を誤り訂正符号領域として割り当てることを特
徴とする請求項２乃至６いずれか１項記載の半導体記憶
装置。 - 【請求項８】前記リダンダンシーメモリ選択回路は、ア
ドレス信号に対応したヒューズを有し、不良メモリを置
き換えを指示するアドレス信号に対応したヒューズは切
断されていることを特徴とする請求項２乃至７いずれか
１項記載の半導体記憶装置。 - 【請求項９】前記リダンダンシーメモリ選択回路は、ア
ドレス信号に対応したヒューズを有し、誤り訂正符号領
域として割り当てるアドレス信号に対応したヒューズは
導通状態であることを特徴とする請求項２乃至８いずれ
か１項記載の半導体記憶装置。 - 【請求項１０】カラム最終アドレスであることを示す制
御信号の特定を、外部入力信号によって行うことを特徴
とする請求項１乃至９いずれか1項記載の半導体記憶装
置。 - 【請求項１１】前記リダンダンシー領域の全領域が誤り
訂正符号領域として割り当てられていることを特徴とす
る請求項７記載の半導体記憶装置。 - 【請求項１２】シリアルアクセスされる本体メモリ領域
の特定アドレスを誤り訂正符号領域として割り当てるス
テップと、 リダンダンシーメモリ領域の特定アドレスを誤り訂正符
号領域として割り当てるステップと、 特定アドレスを指定して、本体メモリ領域又はリダンダ
ンシーメモリ領域の特定アドレスに対応した領域を書き
込み、読み出し、又は消去するステップとを有すること
を特徴とする半導体記憶装置の使用方法。 - 【請求項１３】前記リダンダンシーメモリ領域の特定ア
ドレスを誤り訂正符号領域として割り当てるステップに
おいて、前記リダンダンシーメモリ領域の全アドレスに
対して誤り訂正符号領域を割り当てることを特徴とする
請求項１２記載の半導体記憶装置の使用方法。 - 【請求項１４】所定のアドレスが割り当てられた本体メ
モリ領域にシリアルアクセスするステップと、 本体メモリ領域に割り当てられたアドレスに連続したア
ドレスが割り当てられたリダンダンシーメモリ領域にシ
リアルアクセスするステップとを有することを特徴とす
る半導体記憶装置の使用方法。 - 【請求項１５】本体メモリ領域に書き込み、読み出し、
消去、読み出し動作を行って不良領域を検出するステッ
プと、 リダンダンシーメモリ領域の全体に前記本体メモリ領域
に書き込むべきデータを書き込み、読み出して正しくデ
ータが書き込まれたか否かを判断するステップと、 前記リダンダンシーメモリ領域の全体に書き込まれたデ
ータを消去し、読み出して正しくデータが消去されたか
否かを判断するステップとを有することを特徴とする半
導体記憶装置の試験方法。 - 【請求項１６】不良メモリがある場合に特定アドレスを
シリアルアクセスされる本体メモリ領域ではなく、リダ
ンダンシーメモリ領域に割り当てる工程と、 リダンダンシーメモリ領域の不良メモリ救済用に割り当
てられた領域以外の特定アドレスを本体メモリ領域の誤
り訂正符号領域として選択的に利用可能な状態に設定す
る工程とを有することを特徴とする半導体記憶装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259151A JP4299984B2 (ja) | 2001-08-29 | 2001-08-29 | 半導体記憶装置 |
| US10/229,147 US6650578B2 (en) | 2001-08-29 | 2002-08-28 | Semiconductor storage device and setting method thereof |
| KR10-2002-0051384A KR100502130B1 (ko) | 2001-08-29 | 2002-08-29 | 반도체 기억 장치 및 그 설정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259151A JP4299984B2 (ja) | 2001-08-29 | 2001-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068095A true JP2003068095A (ja) | 2003-03-07 |
| JP4299984B2 JP4299984B2 (ja) | 2009-07-22 |
Family
ID=19086569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001259151A Expired - Lifetime JP4299984B2 (ja) | 2001-08-29 | 2001-08-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6650578B2 (ja) |
| JP (1) | JP4299984B2 (ja) |
| KR (1) | KR100502130B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761849B1 (ko) | 2006-06-28 | 2007-09-28 | 삼성전자주식회사 | 생산비용을 줄일 수 있는 반도체 메모리 장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE302519T1 (de) * | 2001-10-31 | 2005-09-15 | Koninkl Philips Electronics Nv | Zf-basierter adaptiver asynchroner empfänger |
| JP4284200B2 (ja) * | 2004-01-28 | 2009-06-24 | 株式会社東芝 | 不揮発性半導体記憶システム |
| US7145816B2 (en) * | 2004-08-16 | 2006-12-05 | Micron Technology, Inc. | Using redundant memory for extra features |
| JP4703148B2 (ja) * | 2004-09-08 | 2011-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7548459B2 (en) * | 2006-08-29 | 2009-06-16 | Micron Technology, Inc. | Method, apparatus, and system providing adjustable memory page configuration |
| US7773438B2 (en) * | 2008-06-06 | 2010-08-10 | Qimonda North America Corp. | Integrated circuit that stores first and second defective memory cell addresses |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4047163A (en) * | 1975-07-03 | 1977-09-06 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4376300A (en) * | 1981-01-02 | 1983-03-08 | Intel Corporation | Memory system employing mostly good memories |
| US4456966A (en) * | 1981-02-26 | 1984-06-26 | International Business Machines Corporation | Memory system with flexible replacement units |
| US4527251A (en) * | 1982-12-17 | 1985-07-02 | Honeywell Information Systems Inc. | Remap method and apparatus for a memory system which uses partially good memory devices |
| EP0612074B1 (de) * | 1993-02-19 | 2001-05-02 | Infineon Technologies AG | Spalten-Redundanz-Schaltungsanordnung für einen Speicher |
| US6563743B2 (en) * | 2000-11-27 | 2003-05-13 | Hitachi, Ltd. | Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy |
-
2001
- 2001-08-29 JP JP2001259151A patent/JP4299984B2/ja not_active Expired - Lifetime
-
2002
- 2002-08-28 US US10/229,147 patent/US6650578B2/en not_active Expired - Lifetime
- 2002-08-29 KR KR10-2002-0051384A patent/KR100502130B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761849B1 (ko) | 2006-06-28 | 2007-09-28 | 삼성전자주식회사 | 생산비용을 줄일 수 있는 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20030043651A1 (en) | 2003-03-06 |
| US6650578B2 (en) | 2003-11-18 |
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| KR100502130B1 (ko) | 2005-07-20 |
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